systemverilog-function和task

在system verilog的class中定义的方法分为两种：function 和 task。下面将介绍它们的特点和声明方式，以及它们之间的异同。

1. function 和 task的异同

特点	function	task
执行与消耗	不可以内置耗时语句，被调用时是立即返回的，不消耗仿真时间	可以内置耗时语句，消耗仿真时间
形参变量	函数中至少包含一个输入变量进行传参 ，变量缺省数据类型为logic类型，默认是 input方向	任务中可以没有输入、输出变量，缺省的参数数据类型是 logic类型，如果不规定方向，默认是input
返回形式	函数可以通过调用return语句返回一个值，当不需要返回值时，函数定义为void类型	任务不可以用return返回值，一般通过output信号直接输出，可以返回一个或多个值，不需要关键字void
相互调用	函数中只能调用函数，不能调用任务	任务中可以调用任务，也可以调用函数

• 在system verilog中，begin … end块变成可选，task … endtask和function … endfunction关键字足以定义这些子程序的边界
• 如果有一个不消耗时间的任务，应该定义为void函数，可以被任何任务和函数所调用
• 参数传递可以指定为引用而不是复制，ref参数类型比input、output或inout更好用

使用ref的优点：

• 参数传递的方式是引用，而不是复制。如果不用ref,直接引用数组，会被复制在堆栈区，影响性能;
• 在任务中修改变量的结果对调用它的函数随时可见;
• const ref 可以使引用的对象在子程序中不被改变;

2.function

参数可以是：input output inout ref

function logic [15:0] myfunc3(int a, int b, output logic[15:0] u, v);
	...
endfunction

有返回值的function:

• 1.将一个值赋给与函数同名的内部变量,通过函数名返回
• 2.使用return返回
• 3.使用ref返回

//1.
function logic[15:0] myfunc(input [7:0] x,y);
	myfunc = x*y - 1;
endfunction
//2.
function logic[15:0] myfunc(input [7:0] x,y);
	return x*y - 1;
endfunction
//3.
function void myfunc(ref [7:0] out,input [7:0] x,y);
	out = x*y - 1;
endfunction
a = myfunc(.x(5), .y(6));//名字映射
a = myfunc(5,6);//位置映射

无返回值function

function void myprint (int a);
	...
endfunction
myprint(a);
如果不想要函数的返回值，还可以使用强制转换的方式，
将一个有返回值的函数丢弃其返回值，如下：
void'($cast(tr,h));

3.task

参数可以是：input output inout ref

//方法一：定义task
task mytask1(input a,b,output logic [15:0] u,v);
	...
endtask
//方法二：定义task
task mytask2;
	input a;
	input b;
	output logic [15:0] u;
	output logic v;
	...
endtask

使用ref:

task automatic show (const ref byte data []);
	for ( int j = 0; j < data.size ; j++ )
		$display( data[j] );
endtask

4.automatic 和 static

• automactic：自动存储（相当于局部变量）
• static：静态存储（相当于全局变量）