覆盖xilinx ip自动生成位置约束最好的办法不是disable掉ip的位置xdc,而是使用优先级更高的约束去自动覆盖:(位置约束覆盖这个概念在xdc尤其对于gt的ip是非常有效的)
如果使用具体的pin脚位代LOC命令那么,怎么快速找到对应的位置呢?
一种方法可以使用get_package_pins命令通过PIN_FUNC来查找,因为PIN_FUNC是有规律的:
在配合tcl脚本可以简化需要的约束描述。
在log查看执行结果:
第二种方法就是打开手动disable掉xdc的文件实现后的工程,使用write_xdc命令生成当前的所有约束,然后手动提取需要位置约束,替换掉原来的即可。
在使用pcie ip时有时候因为硬件布线问题我们需要交换lane序(pcie自动交换lane序列的功能比较弱,一般只能按一个顺序交换),此时会遇到这篇文章提到的问题:
位置覆盖:相比于手动禁止xdc这种方法是流程标准化的,也是xilinx默认推荐的:
(pcie ip工程默认生成的是反序,lane0-3实际对应loc3-0;除非手动调整,但一般情况下这个顺序没有影响)
对于gt的参考时钟也是一样(里面具体的约束位置随xdc而自动交换):
可以看到每个GT有两个ref输入源头,同时每个源头都可以送到QPLL0或1,如图中所示。即使用户将ref1的loc xdc约束到0,并不会报错甚至不是warining(此处存疑,有的情况可能还是有,多次例化的同一IP,只列化一次可以无缝覆盖·),而是会自动交换:
虽然手册给出的最终实际选用的时钟源来自refsel的值:
实际测试的结论是此处并不影响默认选择的时钟源仍然由XDC决定,最终的bit仍然可以正常工作。(这部分xilinx描述不是很清楚,没有详细的说明)通过drp接口修改REFSEL可以动态切换需要的时钟源,但初始静态的REFSEL似乎没有效果。这样做的效果就是用户只需要修改XDC中的约束,而不需要修改对应的代码就可以切换需要的时钟源是ref0还是ref1。(说明refsel在进行仿真时是有效的,需要和实际时钟源输入位置对应)
另一种思路最终效果为成功:
补充disable还是需要,最终选择在生成工程的tcl中添加:先执行ip生成
否则critical warining还是会有。不纠结了,就这样吧,,,,