FPGA异步复位同步释放解析

FPGA开发中，一种最常用的复位技术就是“异步复位同步释放”，这个技术比较难以理解，很多资料对其说得并不透彻，没有讲到本质，但是它又很重要，所以对它必须理解，这里给出我的看法。

讲到这个之前，我们要先熟悉recovery time和removal time的概念。如下图：

对于异步复位而言，假设是低电平有效，那么很容易碰到的情况就是我在释放该信号的时候，发现它的释放沿居然跟时钟跳变沿太接近了！这会导致D触发器处于亚稳态。我们知道，上图的reset_n信号是接D触发器的直接复位端的。如果两个跳变沿过于接近，那么D触发器就有可能发现自己该采样了，但是复位信号还没取消呢！采还是不采就不能确定。所以，我们要求reset_n信号释放的时候，必须远离clock上升沿recovery time +removal time这么大的时间区域，其中clock上升沿之前的必须远离的那段时间叫做recovery time，上升沿之后必须远离的那段时间叫做removel time。简单的讲，两者不能同时跳变，或者接近同时跳变！

 

为了避免释放的时候造成亚稳态问题，提出了“异步复位，同步释放”的解决办法。所谓异步复位，就是复位信号可以直接不受时钟信号影响，在任意时刻只要是低电平就能复位（假如约定低电平复位），也就是说，复位信号不需要和时钟同步。而同步释放就很有意思了，它的意思是让复位信号取消的时候，必须跟时钟信号同步，也就是说正好跟时钟同沿。这就奇怪了！因为之前我们刚讲，要避免复位释放沿跟时钟沿同步。这里为什么就可以了呢？

我们先看一个异步复位同步释放的代码，Verilog代码如下：

module prac (