前言
FPGA_Quartus 18.1环境搭建
上节记录了Quartus的环境搭建, 并点了个灯, 本节记录一下PWM, 输出1kHz, 50%占空比的方波.
新建工程
打开Quartus, 步骤如下:
- File -> New Project Wizard…
- Next
- 选择工程目录, 填入工程名.
- Empty Project
- Add Files不设置, 直接点Next.
- 器件选择
EP4CE6F17C8
. - EDA Tool Setting暂不动, 点击Next.
- Summary中点Finish.
Verilog代码
File -> New -> 选择Verilog HDL File, 填入以下代码:
module pwm_test0(input sys_clk,input sys_rst_n,output reg pwm);
parameter period = 50000;
parameter h_time = 25000;
reg [31:0] CNT;
always @(posedge sys_clk) begin
if(!sys_rst_n)
CNT <= 0;
else if(CNT >= period - 1 )
CNT <= 0;
else
CNT <= CNT + 1;
end
always @ (posedge sys_clk) begin
if(!sys_rst_n)
pwm <= 1;
else begin
if(CNT <= h_time - 1)
pwm <= 1;
else
pwm <= 0;
end
end
endmodule
50M系统时钟输入, 周期(period
)是50000/50M=0.001s
, 也就是1kHz
, 占空比 h_time/period = 25000/50000 = 50%
.
点击Pin Planner
快捷图标, 分配引脚:
名称 | 引脚 | 说明 |
---|---|---|
sys_clk | E1 | 50M有源晶振 |
sys_rst_n | M1 | 复位, 低有效 |
pwm | E10 | pwm输出引脚 |
引脚分配完后, 点击Start Compilation
快捷图标编译.
下载验证
点击Programmer
快捷图标, 点击Start
下载.
下载完毕, 拿示波器连上E10引脚, 可以看到波形:
符合预期.
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