AXI Chip2chip Bridge IP核使用说明

AXI Chip2chip Bridge IP核实现芯片与芯片之间的互联，使用的物理接口有SelectIO和Aurora高速口。

1 Chip2chip 核的组成部分

AXI-Chip2chip IP核主要有五部分组成，分别是AXI4接口、可选的AXI4-Lite接口、通道多路复用器、SelectIO 的deskew（斜率校正）链路检测和物理层接口，如下图所示：

了解IP核的结构组成，也就了解IP核配置的含义。

AXI4接口：存储器映射接口，连接设备；
AXI4-Lite接口：主要实现控制以及状态配置功能；
通道多路复用器：主要有2个功能，
1 是地址和数据的复用，另外可以根据IP核的物理层宽度类型选择2:1或4:1的压缩的复用，如下图所示：

2 是AXI4接口、AXI4-Lite接口和中断的多路复用，冲突时，按照优先级循环，中断信号是最高优先级，AXI4-Lite接口次之，最后是是AXI4接口；
SelectIO 的deskew（斜率校正）链路检测：功能是对其时钟和数据；
物理层接口：主要有SelectIO和Aurora高速口。

2 Chip2chip 核信号说明

（1）全局信号

axi_c2c_phy_clk： 物理接口时钟。IP核选择独立时钟模式时使用：
idelay_ref_clk： SelectIO接口I/O参考时钟，适用频率为200 MHz或300 MHz；

（2） Select IO相关信号

axi_c2c_selio_tx_clk_out：从主到从的SelectIO FPGA接口时钟。
axi_c2c_selio_tx_data_out：SelectIO的数据输出；
axi_c2c_selio_rx_clk_out：主设备接收的的SelectIO FPGA接口时钟。
axi_c2c_selio_rx_data_out：主设备接收的SelectIO的数据输入；

axi_c2c_selio_tx_diff_clk_out_p：
axi_c2c_selio_tx_diff_clk_out_n：
axi_c2c_selio_tx_diff_data_out_p：
axi_c2c_selio_tx_diff_data_out_n：
axi_c2c_selio_rx_diff_clk_in_p：
axi_c2c_selio_rx_diff_clk_in_n：
axi_c2c_selio_rx_diff_data_out_p：
axi_c2c_selio_rx_diff_data_out_n：含义同上，只是差分信号而已。

（3） Aurora物理接口相关信号

aurora_do_cc： aurora内核使用的时钟补偿模式发生器信号；
aurora_pma_init_in：PMA初始化信号，PMA是GTX的硬件底层模块；
aurora_pma_init_out：给Aurora IP的信号，从aurora_pma_init_in信号来；
aurora_init_clk：Aurora IP初始化的单端钟；
aurora_mmcm_not_locked：从Aurora IP给出，指示Aurora IP的用户钟（user_clk）是否稳定；
aurora_reset_pb：aurora复位信号；

（4） 中断信号

axi_c2c_link_status_out：同步是为1，不同步时为0；
axi_c2c_link_error_out：链路连接错误指示；
axi_c2c_multi_bit_error_out：链路多比特错误指示；
axi_c2c_config_error_out：链路配置错误指示；
axi_c2c_m2s_intr_in：主设备到从设备的中断输入信号；
axi_c2c_s2m_intr_out：从设备到主设备的中断输出信号；
axi_c2c_m2s_intr_out：主设备到从设备的中断输出信号；
axi_c2c_s2m_intr_in：从设备到主设备的中断输入信号；

3 IP核使用说明

1 时钟/复位信号

时钟
当物理接口选择为"Aurora"接口时，Chip2chip核的aurora_init_clk信号由Aurora IP核单端的user_clk和aurora_init_clk提供；只有Aurora IP核的channel_up有效且Chip2chip核的aurora_mmcm_not_locked无效时，Chip2chip 才会建链，并且触发aurora_do_cc信号；

复位
Chip2chip的主从设备能够实现异步的复位；
AXI4-Lite不需要复位；

axi_c2c_lnk_hndlr_in_progress
axi_c2c_lnk_hndlr_in_progress： 信号可以作为主从设备工作运行的监测口，如果拉高，说明在处理事务，拉低，处理完成，并将复位信号 s_aresetn_in置为低，完成一次复位。

2 IP核配置

配置界面说明，首先是用户（User）配置，如下图所示：

下面详细介绍各配置选项含义：

全局配置选型
Chip2Chip AXI Mode：选择主从模式；
AXI Clocking Mode： 时钟配置，选择 Chip2chip 核的钟和 SelectIO 的钟是否同步；
Chip2Chip AXI4-Lite Mode： AXI4-Lite模式选择；

AXI接口配置
AXI Data Width： 数据位宽选择，主设备和从设备数据位宽需保持一致；
AXI ID Width：为通道的信号提供表示，主从设备需保持一致；
AXI WUSER Width： 写数据通道传输的边带信息，主从设备需保持一致；

物理层配置选型
Chip2Chip PHY Type： 物理层接口类型，有 SelectIO DDR, SelectIO SDR, Aurora 8B/10B, Aurora 64B/66B选择；
Chip2Chip PHY Width： 宽度选择，主设备和从设备中间的 FPGA IO的实际数量；
Chip2Chip PHY Frequency： 当接口类型为 SelectIO 时，共同钟（common clock）模式下，m_aclk_out由MMCM产生，Chip2Chip PHY Frequency为 MMCM 的参考频率；
Enable Link Handler： 选择后，增加axi_c2c_lnk_hndlr_in_progress指示端口

然后是Advanced配置界面，如下图所示：

Enable Differential Clock： 启用差分时钟；
Enable Differential IO Data： 启用差分数据；
Enable Narrow Burst Property： 设置只是在AXI4总线接口上设置窄总线属性。这不影响IP操作

以上基本就是AXI Chip2chip Bridge IP核的配置说明，可以根据实际项目需要进行合理的配置。