xilinx 7系列fpga上电配置

一、前言

Xilinx FPGA通过加载比特流到内部存储单元来进行配置。

Xilinx FPGA存在两种数据配置路径，一种是满足最小引脚需求的串行路径，一种是可用8位、16位或32位来连接到行业的高性能通用接口，如处理器，8位或者16位并行的闪存。与处理器和处理器外围设备一样， FPGA可以在系统中按需无限次重新编程。

由于Xilinx FPGA 配置数据存储在 CMOS 配置锁存器 (CCL) 中，因此必须在断电后重新配置。比特流每次都通过特殊的配置引脚加载到器件中。常用的配置模式可以分为：

通过在输入引脚M[2:0]专用模式上设置适当的级别来选择特定的配置模式。M2、M1和M0模式引脚应通过上拉或下拉电阻（≤1kΩ），或直接连接到地或VCCO_0l来设置在恒定的DC电压电平，并且引脚不应在配置期间和配置之后变化。

此外，如果M[2:0]为101，则该FPGA只支持JTAG进行配置。处于其余配置模式下时，依旧可以使用JTAG模式进行调试，并且优先级最高。

主和从的概念于配置时钟（configuration clock,CCLK）的方向有关：

• 在主配置模式下，7系列设备通过内部振荡器驱动CCLK。要选择所需的频率，使用比特流-g ConfigRate选项，具体可以参考UG628（ISE命令行工具用户指南）的BitGen部分和UG908 （Vivado编程和调试用户指南）的“设备配置比特流设置”部分。配置后，除非选择了持久选项或使用了SEU检测，否则CCLK将关闭。CCLK引脚为三态，上拉较弱。

• 在从配置模式中，CCLK是一个输入。

FPGA 自加载配置模式，通常称为主模式，可用于串行或并行数据路径。主模式利用各种类型的非易失性存储器（如Flash、EEPROM等）来存储 FPGA 的配置信息。 FPGA 在驱动配置逻辑的内部振荡器中生成配置时钟信号，并在 CCLK 输出引脚上可见。

外部控制加载 FPGA 配置模式，通常称为从模式，也可用于串行或并行数据路径。在从模式下，处理器、微控制器、DSP 处理器或测试仪等外部“智能代理”将配置映像下载到 FPGA 中，从配置模式的优势在于 FPGA 比特流几乎可以驻留在整个系统中的任何位置。从串行模式非常简单，仅由时钟和串行数据输入组成。JTAG模式也是一种简单的串行配置模式，流行于原型设计，并高度用于板测试。Slave SelectMAP模式是一个简单的8位、16位或32位宽处理器外围接口，包括芯片选择输入和读/写控制输入。

二、FPGA 配置

一般必然存在的JTAG调试模式，另外使用较多的是主SPI模式和从串行配置模式，其余并行配置模式由于消耗引脚较多，一般不会使用，与这几种串行模式的区别仅在于数据引脚的区别。

2.1 配置信号

每个配置模式都有一组对应的接口引脚，这些引脚跨越7系列