XILINX 7series/ultrascale IDDR/ODDR使用区别

最新推荐文章于 2024-08-08 21:14:27 发布
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分类专栏： VIVADO 原语 文章标签： fpga
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本文档详细介绍了XILINX 7 series 和 Ultrascale FPGA中IDDR及ODDR的使用区别，包括各自的缓冲器类型和DDR模块的不同参数设置。在7 series中，IDDR和ODDR提供了多种缓冲器选择，而在Ultrascale FPGA中，IDDR和ODDR的配置选项有所变化，如INIT_Q1和INIT_Q2参数等。
摘要由CSDN通过智能技术生成

概述

今天基于U7s基带板的进行9174接口编写，根据需求规划时钟和DAC配置，目前实现时钟部分下板测试，由于FPGA换为XILINX KU系列，所以在使用原语的时候需要注意区别，简单记录如下。

7 series FPGA

1. buff

单端缓冲器：
IBUF 输入缓冲器
IBUF_IBUFDISABLE 带使能的输入缓冲器
IBUFG 时钟输入缓冲器
IOBUF 双向buffer
IOBUF_DCIEN 带DCI使能和EN使能的双向缓冲器
OBUF 输出缓冲器
OBUFT 三态输出缓冲
差分缓冲器：
IBUFDS 差分输入缓冲器，单端输出
IBUFDS_DIFF_OUT 差分输入，差分输出。
IBUFDS_IBUFDISABLE 带使能的差分输入缓冲器
IBUFGDS 差分时钟输入缓冲
IBUFGDS_DIFF_OUT 差分时钟输入，差分时钟输出。
IOBUFDS and so on…

2.DDR

IDDR:
在这里插入图片描述
IDDRE1 #(
.DDR_CLK_EDGE(“OPPOSITE_EDGE”), // IDDRE1 mode (OPPOSITE_EDGE, SAME_EDGE, SAME_EDGE_PIPELINED)
.IS_CB_INVERTED(1’b0), // O

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7 Series/UltraScale FPGAs GT Transceivers
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09-04 3242
本博客为Xilinx 7系列FPGA的千兆比特高速收发器（Gigabit Transceiver, GT）介绍。
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xilinx XCKU3P KU UltraScale+ sdi 12g 3g工程运行sdi发送和接收
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扣脑壳的FPGAer的博客
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bank介绍 每个 I/O bank 包含 52 个管脚，可采用适合该 bank 的单端标准进行输入、输出或双向操作。 I/O bank 可以是高量程(HR) 或高性能 (HP) I/O bank。这些管脚中最多有 48 个可以配置为 24 个差分信号管脚对，其信号标准适用于 HR I/Obank 或 HP I/O bank。与每个单端管脚关联的逻辑称为位 slice，对于 _P 管脚，差分管脚对称为主位slice，对于 _N 管脚，称为从位 slice。 输入/输出控制块位 slice 可以使用赛灵思器件
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UltraScale/UltraScale+ GTH/GTY 收发器的时钟是非常重要的，它可以影响到收发器的性能和稳定性。在设计中，需要仔细规划时钟的输入和分配，以确保系统的可靠性和稳定性。 在 UltraScale/UltraScale+ GTH/GTY 收发器中，时钟有两种类型：参考时钟和数据时钟。参考时钟是用于同步收发器的内部时钟，数据时钟是用于数据传输的时钟。 对于参考时钟，可以使用外部时钟源提供时钟信号。通常，参考时钟需要严格控制时钟偏移和抖动，以确保收发器的性能和稳定性。在实际设计中，可以使用 PLL 或其他时钟管理电路对参考时钟进行处理和过滤，以确保时钟信号的稳定性和准确性。 对于数据时钟，需要根据具体的应用需求进行设计。通常，数据时钟需要与数据的采样率相匹配，并且需要满足时钟偏移和抖动的要求。在实际设计中，可以使用 PLL 或其他时钟管理电路对数据时钟进行处理和过滤，以确保时钟信号的稳定性和准确性。 需要注意的是，时钟输入和分配的规划需要根据具体的应用需求进行调整。在实际设计中，还需要进行特定的测试和调整，以确保收发器能够正常工作。
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