Verilog零基础入门 Vivado下的仿真入门 端口 模块和端口 抽象成输入、处理、输出的模型。 参数 verilog中参数传递与参数定义中#的作用 第一个工程,多数表决器 练习 Verilog HDL练习题 hdlbits网站上的做题笔记(5) 组合逻辑: hdlbits网站上的做题笔记(4)