详解AXI4-Stream接口（1）--什么是AXI4-Stream接口？

已于 2023-09-09 15:43:52 修改
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分类专栏： FPGA接口与协议 文章标签： verilog axis axi4 stream axi4
于 2021-11-15 02:20:50 首次发布
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AXI4-Stream是Arm定义的接口协议，常用于高速流传输数据，如图像输入和高速AD。它不包含地址接口，简化了发送与接收过程。本文介绍了AXI4-Stream的信号接口，包括系统类、传输数据类的TVALID、TREADY、TDATA、TLAST等信号，以及握手机制和数据修饰类。
摘要由CSDN通过智能技术生成

目录

写在前面

1、什么是AXI4-Stream？

2、AXI4-Stream的信号描述

2.1、系统类

2.2、传输数据类

2.2.1、握手（handshake）

2.2.2、TLAST

2.2.3、TDATA

2.3、数据修饰类

2.4、传输修饰类

3、总结

写在前面

        随着对XILINX器件使用的深入，发现越来越多的IP都选配了AXI4的接口。这使得只要学会了AXI4总线的使用，基本上就能对XILINX IP的使用做到简单的上手。所以学会AXI4总线，对XILINX器件的调试设计有很大的帮助。

        AXI4-Stream协议是AXI4三个协议中最简单的一个部分，本着先易后难的理念，该系列先对AXI4-Stream协议及其使用做一个简单的介绍。

1、什么是AXI4-Stream？

        AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议，包含在“高级微控制器总线架构 AMBA”标准中。

        AXI4 接口 (AMBA 4.0) 分 3 种类型：

  • AXI4 (AXI4-Full)：用于满足高性能存储器映射需求。
  • AXI4-Lite：用于简单的低吞吐量存储器映射通信（例如，往来于状态寄存器的通信）
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详解AXI4-Stream接口（2）--AXI4-Stream接口IP源码分析及仿真
孤独的单刀
11-22 1万+
通过本文您会学到：如何对AXI4-Stream接口IP的源码进行分析
高级可拓展接口 4.0 - 流（Advanced eXtensible Interface 4 - Stream, AXI4-Stream）
Starry__的博客
09-21 1006
AMBA中最重要的片内总线，适用于高性能、高带宽、高工作频率、低延迟系统，也是基于多主多从的架构与事务传输。AXI的特性包括：● 单通道体系，即控制通道与数据通道相互分离，可分别独立控制和优化。并且各通道传输方向单一，减少延迟。● 支持字节选通、非对齐数据访问● 只给出第一地址，亦可完成burst传输● 基于传输ID实现乱序传输● 允许电平同步。
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AXI4-stream协议介绍 AXI4-stream总线协议不同于AXI4-lite是AXI4-full协议。后者是基于内存映射的，传输时需要提供要操作的内存地址。而AXI4-stream是面向流的传输，不涉及到内存地址。就像串口发送数据的时候，只按一定的波特率往出发送，不关心接收者存放的细节。因此，它不具有五个独立的协议通道。但握手过程和AXI4-lite是AXI4-full一样。关于握手过程...
阅读笔记：pg085 AXI4-Stream infrastructure
再见二丁目
05-14 1万+
pg085-axi4stream-infrastructure.pdf 这篇文档，所介绍不仅仅是 AXI4-Stream Switch 一个IP核，而是分别对下图所示的几个IP核进行了说明，阅读时需要区分。另外，在这些IP核中，数据传输的基本单位是传输（transfer），类似于数据包的概念，2个以上的 transfer 构成一个 transaction。
AXI4-Stream
最新发布
ToFPGA的博客
09-25 700
这是一种连续流接口，不需要地址线（很像 FIFO ，一直读或一直写就行）。对于这类 IP ，ARM 不能通过上面的内存映射方式控制（ FIFO 根本没有地址的概念），必须有一个转换装置，例如 AXI DMA 模块来实现内存映射到流式接口的转换。AXI Stream 适用的场合有很多：视频流处理；通信协议转换；数字信号处理；无线通信等。其本质都是针对数据流构建的数据通路，从信源（例如 ARM 内存、 DMA 、无线接收前端等）到信宿（例如 HDMI 显示器、高速 AD 音频输出，等）构建起连续的数据流。
AXI4总线--AXI4-Stream篇
HHH的博客
05-16 5483
1、什么是AXI4-Stream？ AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议，包含在“高级微控制器总线架构 AMBA”标准中。 AXI4 接口 (AMBA 4.0) 分 3 种类型： AXI4 (AXI4-Full)：用于满足高性能存储器映射需求。 AXI4-Lite：用于简单的低吞吐量存储器映射通信（例如，往来于状态寄存器的通信）。 AXI4-Stream：用于高速流传输数据。 ...
一文理解AXI4-lite与AXI4-stream协议
FPGA/数字IC/通信算法
09-25 1342
上篇博文《AMBA3.0 AXI总线入门》浅要介绍AXI4总线协议，AXI总线作为一种总线，可以挂载多个主设备（master）和从设备（slave），AXI总线协议定义了主设备和从设备之间如何进行通信。此外主设备可能会访问不同的从设备，此时控制器需要对主设备访问的地址进行译码，选择对应的从设备来和主设备进行通信。AXI4-full接口支持突发传输，所谓突发传输，就是给一个地址，可以对从这个地址开始的若干个地址处的值都进行读写，至于这若干个地址分别是什么，需要根据写。在由通道传输信息的时候，需要通过。
AXI4-Stream协议总结
ningjinghai11的博客
07-17 6685
AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模； 现总结一下axi_stream: 1) valid 和ready实现握手； 2) strb按照byte指定data中的哪个byte是地址信息或者数据信息； 3) keep按照byte指定data中的哪个byte是字节修饰符，哪个是有效的； 4) last用于声明最后一个，可有可没有 5) 不同于一般数据流的是，这str...
AXI4-Stream 介绍
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pg085 将AXI4-Stream传输复制到多个 slaves • Replicates a master stream into multiple output slave streams. • Provides TDATA/TUSER remap functionality. • Supports 2-16 slaves.
axi_stream.zip
10-11
AXI-stream总线主从仿真源码+时序图.可以直接加入vivado进行仿真、测试
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07-18
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09-11
**AMBA接口与AXI协议详解** AMBA（Advanced Microcontroller Bus Architecture）是由ARM公司推出的一种开放标准的片上系统（SoC）互连架构，它定义了处理器、存储器和其他外设之间的通信协议。AMBA接口包括多种类型...
详解AXI4-Full接口（1）--什么是AXI4-Full接口？
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详解AXI4-Stream接口（3）--AXI4 STREAM DATA FIFO IP的使用
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通过本文您会学到：1、了解XILINX IP核----AXI4 STREAM DATA FIFO；2、学习如何对IP核做仿真。
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AXI STREAM 使用时需要注意的细节
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AXI4_Stream总线作为一种常用的FPGA内部数据传输协议，具有高效、灵活和可扩展的特点，在许多应用中得到了广泛的应用。通过适当配置和使用AXI4_Stream总线，我们可以实现高性能的数据传输和处理，满足各种应用的需求。（1）无地址传输：与传统的AXI总线相比，AXI4_Stream总线没有地址传输阶段，只有数据传输阶段，因此可以实现高效的流式数据传输。（4）支持流控制：通过使用AXI4_Stream总线的特殊信号，如有效信号和最后信号，可以进行流控制，确保数据的可靠传输和处理。
【OpenHW参赛手记】AXI-Stream接口介绍
卜居
07-10 1万+
AXI4-Stream协议是一种用来连接需要交换数据的两个部件的标准接口，它可以用于连接一个产生数据的主机和一个接受数据的从机。当然它也可以用于连接多个主机和从机。该协议支持多种数据流使用相同共享总线集合，允许构建类似于路由、宽窄总线、窄宽总线等更为普遍的互联。AXI4-Stream接口的信号线定义如图1所示[1]。比较重要的信号线有： ACLK为时钟线，所有信号都在ACLK上升沿被采样； A
如何用Verilog写AXI4-Stream接口支持多种位宽
05-17
AXI4-Stream是一种用于高速数据传输的接口协议，它可以支持不同的位宽。如果你想在Verilog中实现AXI4-Stream接口，可以按照以下步骤进行： 1. 确定数据位宽和字节使能信号的位宽，这些信号将用于AXI4-Stream接口的数据和控制信号。 2. 定义一个AXI4-Stream接口模块，该模块应该包含输入和输出端口，以及其他必要的内部信号。 3. 在模块中定义一个FIFO缓冲区，用于存储输入数据。 4. 在模块中实现AXI4-Stream接口的读取和写入逻辑，具体实现方式可以参考AXI4-Stream协议规范。 5. 在模块中实现数据位宽转换逻辑，将输入数据从其原始位宽转换为接口所需的位宽，或者将输出数据从接口所需的位宽转换为其原始位宽。 6. 可以使用参数化方式实现支持多种位宽的AXI4-Stream接口，这样可以节省代码量并提高可重用性。 下面给出一个简单的代码示例，该示例实现了支持32位和64位数据位宽的AXI4-Stream接口： ``` module axi_stream #(parameter DATA_WIDTH = 32) ( input wire clk, input wire reset, input wire s_axis_tvalid, input wire [DATA_WIDTH-1:0] s_axis_tdata, input wire s_axis_tlast, input wire [DATA_WIDTH/8-1:0] s_axis_tkeep, output wire s_axis_tready, output reg m_axis_tvalid, output reg [DATA_WIDTH-1:0] m_axis_tdata, output reg m_axis_tlast, output reg [DATA_WIDTH/8-1:0] m_axis_tkeep, input wire m_axis_tready ); // FIFO buffer reg [DATA_WIDTH-1:0] buffer; reg buffer_valid; // AXI4-Stream read logic always @(posedge clk) begin if (reset) begin m_axis_tvalid <= 0; m_axis_tdata <= 0; m_axis_tlast <= 0; m_axis_tkeep <= 0; buffer_valid <= 0; end else begin if (m_axis_tready && buffer_valid) begin m_axis_tvalid <= 1; m_axis_tdata <= buffer; m_axis_tlast <= s_axis_tlast; m_axis_tkeep <= s_axis_tkeep; buffer_valid <= 0; end else if (m_axis_tvalid && m_axis_tready) begin m_axis_tvalid <= 0; m_axis_tdata <= 0; m_axis_tlast <= 0; m_axis_tkeep <= 0; end end end // AXI4-Stream write logic always @(posedge clk) begin if (reset) begin s_axis_tready <= 0; buffer_valid <= 0; end else begin if (s_axis_tvalid && s_axis_tready) begin s_axis_tready <= 1; buffer <= s_axis_tdata; buffer_valid <= 1; end else if (buffer_valid && !s_axis_tvalid) begin s_axis_tready <= 0; end else begin s_axis_tready <= s_axis_tvalid; end end end // Data width conversion logic always @(posedge clk) begin if (reset) begin m_axis_tdata <= 0; m_axis_tkeep <= 0; end else begin if (m_axis_tvalid && m_axis_tready) begin if (DATA_WIDTH == 32) begin m_axis_tdata <= {32{m_axis_tdata[31:0]}}; m_axis_tkeep <= {4{m_axis_tkeep[3:0]}}; end else if (DATA_WIDTH == 64) begin m_axis_tdata <= {m_axis_tdata[31:0], m_axis_tdata[31:0]}; m_axis_tkeep <= {8{m_axis_tkeep[3:0]}}; end end end end endmodule ``` 在上面的代码中，我们定义了一个参数化的axi_stream模块，该模块支持32位和64位数据位宽。具体实现方式包括FIFO缓冲区、AXI4-Stream读取和写入逻辑，以及数据位宽转换逻辑。该模块可以通过如下方式实例化： ``` axi_stream #(DATA_WIDTH) my_axi_stream( .clk(clk), .reset(reset), .s_axis_tvalid(s_axis_tvalid), .s_axis_tdata(s_axis_tdata), .s_axis_tlast(s_axis_tlast), .s_axis_tkeep(s_axis_tkeep), .s_axis_tready(s_axis_tready), .m_axis_tvalid(m_axis_tvalid), .m_axis_tdata(m_axis_tdata), .m_axis_tlast(m_axis_tlast), .m_axis_tkeep(m_axis_tkeep), .m_axis_tready(m_axis_tready) ); ``` 其中，DATA_WIDTH为32或64，具体取决于实例化时的需要。
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