详解AXI4-Stream接口（1）--什么是AXI4-Stream接口？

已于 2023-09-09 15:43:52 修改
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分类专栏： FPGA接口与协议 文章标签： verilog axis axi4 stream axi4
于 2021-11-15 02:20:50 首次发布
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AXI4-Stream协议的信号以及Xilinx提供的从AXI到AXI-Stream转换的IP核区别
Xiongzai_1234的博客
12-13 7711
AXI4-Stream协议是一种用来连接需要交换数据的两个部件的标准接口，它可以用于连接一个产生数据的主机和一个接受数据的从机。当然它也可以用于连接多个主机和从机。该协议支持多种数据流使用相同共享总线集合，允许构建类似于路由、宽窄总线、窄宽总线等更为普遍的互联。比较重要的信号线有： ACLK: 时钟源,全局时钟信号。所有信号在ACLK信号上升沿采样。 ARESETn:复位源,全局复位信号。
AMBA interface parity AHB APB AXI4-Stream v2_AXI_axi4-stream_ARM
09-11
介绍Amba总线4.0中AXI的标准。AXI总线由xilinx提出并在其芯片大量使用。
AXI4-Stream 介绍
布拉奇的博客
02-06 321
AXI4-Stream进行简要介绍
AXI4-Stream Interconnect IP核（1）——原理
最新发布
apple_53311083的博客
03-27 1317
AXI4-Stream Interconnect 是复杂片上系统（SoC）和现场可编程门阵列（FPGA）应用设计中的关键组件，它负责在系统内部不同模块之间路由数据流。AXI4-Stream协议是ARM引入的AMBA（高级微控制器总线架构）规范中的AXI（高级可扩展接口）家族的一部分。AXI4-Stream专为高速、单向数据传输而设计，用于主从组件间的数据传输，无需地址。
AMBA总线协议学习笔记——AXI4-Stream
weixin_53381817的博客
07-04 852
Transfer：通过AXI4-stream接口的一次数据传输。单个传输由单个 TVALID、TREADY 握手定义。Packet：包括单个或者多个Transfer，类似于AXI4中的burst概念。Frame：AXI4-Stream协议中数据分组的最高级别，一个Frame可以包含很多个Packet。ACLK和ARESETn，时钟和复位信号。AXI4-Stream 的组件都使用相同的时钟信号ACLK，上升沿有效。ARESETn 采用低电平复位。需要注意的是 TVALID在复位时必须保证是处于低电平的。
AXI4_stream协议详解
guoweilkd的博客
10-11 2万+
AXI4-stream协议介绍 AXI4-stream总线协议不同于AXI4-lite是AXI4-full协议。后者是基于内存映射的，传输时需要提供要操作的内存地址。而AXI4-stream是面向流的传输，不涉及到内存地址。就像串口发送数据的时候，只按一定的波特率往出发送，不关心接收者存放的细节。因此，它不具有五个独立的协议通道。但握手过程和AXI4-lite是AXI4-full一样。关于握手过程...
AXI-Stream协议详解（3）—— AXI4-Stream IP核原理分析
apple_53311083的博客
10-27 2173
学习官方给出的AXI-S相关的代码
AXI stream协议详细分析说明
m0_37799284的博客
10-18 7625
AXI stream协议详细说明
AXI4总线--AXI4-Stream篇
HHH的博客
05-16 4693
1、什么是AXI4-Stream？ AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议，包含在“高级微控制器总线架构 AMBA”标准中。 AXI4 接口 (AMBA 4.0) 分 3 种类型： AXI4 (AXI4-Full)：用于满足高性能存储器映射需求。 AXI4-Lite：用于简单的低吞吐量存储器映射通信（例如，往来于状态寄存器的通信）。 AXI4-Stream：用于高速流传输数据。 ...
AMBA协议AXI-Stream（协议信号、设计实践）
PPRAM的博客
03-05 6927
AXI-Stream（以下简称AXIS）是AMBA协议的AXI协议三个版本中（AXI4-FULL、AXI4-Lite、AXI4-Stream）最简单的一个协议；摄像头高速ADXilinx的AXI-DMA模块在进行SOC设计中需要高速数据传输处理的场合，常常使用AXIS协议；AXIS与AXI-FULL的区别：取消了Address Write/Address Read通道；取消了反馈响应信号Bresp和Rresp；半双工，仅能读或者写；不允许乱序；无最大突发传输长度；
AXI4/AXI5-Stream详解
qq_38902665的博客
07-12 1785
AXI4和AXI5-Stream讲解
AXI4-Stream协议学习
cjx_csdn的博客
08-01 1514
目录 一、AXI4-Stream总线信号组成 二、AXI4-Stream总线数据传输机制 一、AXI4-Stream总线信号组成 AXI总线共有5个通道，分别是读地址通道、写地址通道、读数据通道、写数据通道、写应答通道。其中，AXI4-Lite和AXI4组成包括：读地址通道、写地址通道、读数据通道、写数据通道以及写应答通道。AXI4-Stream总线组成和上述两种总线不同，去除了地址线，减少了延时。其信号组成如下表所示。 表1-1 AXI4-Stream总线信号组成 信号 ...
53-Vivado AXI4-stream 总线设计.7z
03-31
Vivado AXI4-stream 总线设计,Vivado仿真工程.
AMBA: AXI-Stream协议参考文档
08-21
AMBA: AXI-Stream协议参考文档, 内含文档: IHI0051B_amba_axi_stream_protocol_spec
Xilinx FPGA PCIe XDMA性能测试演示视频（AXI4-Stream接口）
03-13
针对Xilinx KintexUltrascale系列FPGA 的PCIeXDMA在 AXI4-Stream接口形式下性能进行测试演示，支持4通道C2H/H2C、中断、轮询模式
Video In to AXI4-Stream-教程与笔记习题
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通过本文您会学到：什么是SPI协议？如何用FPGA实现？
如何用Verilog写AXI4-Stream接口支持多种位宽
05-17
AXI4-Stream是一种用于高速数据传输的接口协议，它可以支持不同的位宽。如果你想在Verilog中实现AXI4-Stream接口，可以按照以下步骤进行： 1. 确定数据位宽和字节使能信号的位宽，这些信号将用于AXI4-Stream接口的数据和控制信号。 2. 定义一个AXI4-Stream接口模块，该模块应该包含输入和输出端口，以及其他必要的内部信号。 3. 在模块中定义一个FIFO缓冲区，用于存储输入数据。 4. 在模块中实现AXI4-Stream接口的读取和写入逻辑，具体实现方式可以参考AXI4-Stream协议规范。 5. 在模块中实现数据位宽转换逻辑，将输入数据从其原始位宽转换为接口所需的位宽，或者将输出数据从接口所需的位宽转换为其原始位宽。 6. 可以使用参数化方式实现支持多种位宽的AXI4-Stream接口，这样可以节省代码量并提高可重用性。 下面给出一个简单的代码示例，该示例实现了支持32位和64位数据位宽的AXI4-Stream接口： ``` module axi_stream #(parameter DATA_WIDTH = 32) ( input wire clk, input wire reset, input wire s_axis_tvalid, input wire [DATA_WIDTH-1:0] s_axis_tdata, input wire s_axis_tlast, input wire [DATA_WIDTH/8-1:0] s_axis_tkeep, output wire s_axis_tready, output reg m_axis_tvalid, output reg [DATA_WIDTH-1:0] m_axis_tdata, output reg m_axis_tlast, output reg [DATA_WIDTH/8-1:0] m_axis_tkeep, input wire m_axis_tready ); // FIFO buffer reg [DATA_WIDTH-1:0] buffer; reg buffer_valid; // AXI4-Stream read logic always @(posedge clk) begin if (reset) begin m_axis_tvalid <= 0; m_axis_tdata <= 0; m_axis_tlast <= 0; m_axis_tkeep <= 0; buffer_valid <= 0; end else begin if (m_axis_tready && buffer_valid) begin m_axis_tvalid <= 1; m_axis_tdata <= buffer; m_axis_tlast <= s_axis_tlast; m_axis_tkeep <= s_axis_tkeep; buffer_valid <= 0; end else if (m_axis_tvalid && m_axis_tready) begin m_axis_tvalid <= 0; m_axis_tdata <= 0; m_axis_tlast <= 0; m_axis_tkeep <= 0; end end end // AXI4-Stream write logic always @(posedge clk) begin if (reset) begin s_axis_tready <= 0; buffer_valid <= 0; end else begin if (s_axis_tvalid && s_axis_tready) begin s_axis_tready <= 1; buffer <= s_axis_tdata; buffer_valid <= 1; end else if (buffer_valid && !s_axis_tvalid) begin s_axis_tready <= 0; end else begin s_axis_tready <= s_axis_tvalid; end end end // Data width conversion logic always @(posedge clk) begin if (reset) begin m_axis_tdata <= 0; m_axis_tkeep <= 0; end else begin if (m_axis_tvalid && m_axis_tready) begin if (DATA_WIDTH == 32) begin m_axis_tdata <= {32{m_axis_tdata[31:0]}}; m_axis_tkeep <= {4{m_axis_tkeep[3:0]}}; end else if (DATA_WIDTH == 64) begin m_axis_tdata <= {m_axis_tdata[31:0], m_axis_tdata[31:0]}; m_axis_tkeep <= {8{m_axis_tkeep[3:0]}}; end end end end endmodule ``` 在上面的代码中，我们定义了一个参数化的axi_stream模块，该模块支持32位和64位数据位宽。具体实现方式包括FIFO缓冲区、AXI4-Stream读取和写入逻辑，以及数据位宽转换逻辑。该模块可以通过如下方式实例化： ``` axi_stream #(DATA_WIDTH) my_axi_stream( .clk(clk), .reset(reset), .s_axis_tvalid(s_axis_tvalid), .s_axis_tdata(s_axis_tdata), .s_axis_tlast(s_axis_tlast), .s_axis_tkeep(s_axis_tkeep), .s_axis_tready(s_axis_tready), .m_axis_tvalid(m_axis_tvalid), .m_axis_tdata(m_axis_tdata), .m_axis_tlast(m_axis_tlast), .m_axis_tkeep(m_axis_tkeep), .m_axis_tready(m_axis_tready) ); ``` 其中，DATA_WIDTH为32或64，具体取决于实例化时的需要。

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