基于FPGA的串行输入串行输出的时分数据交换系统Verilog代码Quartus仿真

名称：基于FPGA的串行输入串行输出的时分数据交换系统Verilog代码Quartus仿真（文末获取）

软件：Quartus

语言：Verilog

代码功能：

1. 设计思路

总体设计思路为在En有效时进行计数，同时将串行数据缓存，每计数4次后将保存的串行数据交换顺序再输出。

具体实现步骤：

1. 在En有效时对cnt_en计数

2. 在En无效时对cnt_no计数

3. 将输入的串行数据移位保存在data_shift，每次新数据保存在最低位，其他位左移

4. 计数满4次且en高电平时，将数据交换顺序，保持在data_buf中

5. 将使能信号En延迟4个时钟周期得到Eo

6. 对En_buf3进行输出计数得到dout_cnt，

7. 当En_buf3为1时，表示需要输出调换顺序的数据，则根据dout_cnt依次输出data_buf即得到交换顺序后的输出；若En_buf3为0表示无需交换，则直接输出原始数据data_shift[3]。

8. 在En_buf3为1的同时计数，并将计数值取反即可得到当前输出Dout数据对应的信道号。

2. 程序文件

3. Testebnch

4. 仿真图

上图显示了模块的输入输出端口以及内部定义的所有信号，以上图为例说明数据输出第1路到第4路的原理。

1. 在En有效时对cnt_en计数0~3

2. 在En无效时对cnt_no计数0~3

3. 将输入的串行数据移位保存在data_shift，每次新数据保存在最低位，其他位左移

4. 计数满4次且en高电平时，将数据交换顺序，保持在data_buf中，可以看到保持得值为0010,1100,0111，其中0010即为输入第一种串行数据0100交换顺序后的值。0111为最后一次输入0111后，交换顺序得值，即原第一位为0，交换后第一位为1。

5. 将使能信号En延迟4个时钟周期得到Eo，每个en_buf延迟一个时钟，最终延迟4个时钟

6. 对En_buf3进行输出计数得到dout_cnt计数0~3，ind_cnt为dout_cnt取反。

7. 当En_buf3为1时，表示需要输出调换顺序的数据，则根据dout_cnt依次输出data_buf，以最后一次为例，则依次输出0,1,1,1。相对于原始Din输入的1,1,1,0，交换了顺序。

下图为仅显示输入输出端口的仿真图：

部分代码展示:

module change(
input clk,//时钟
input Din,//串行输入
input En,//高有效，表示当前对应信道需要交换
output reg Dout,//交换之后数据输出
output reg Eo,//高有效，当前输出为有效数据
output [1:0]Ind//当前输出Dout数据对应的信道号
);
//定义信号
reg [1:0] cnt_en=2'd0;
reg [1:0] cnt_no=2'd0;
reg [3:0] data_shift=4'd0;
reg [3:0] data_buf=4'd0;
reg En_buf0;
reg En_buf1;
reg En_buf2;
reg En_buf3;
always@(posedge clk)
if(En==1)//高有效，表示当前对应信道需要交换
cnt_en<=cnt_en+2'd1;//使能为高时计数
else
cnt_en<=2'd0;
always@(posedge clk)
if(En==0)//高有效，表示当前对应信道需要交换
cnt_no<=cnt_no+2'd1;//使能为低时计数
else
cnt_no<=2'd0;
always@(posedge clk)

源代码

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