电容的谐振特性在PDN选型中的应用

        之前，有同事问过小编这样的问题：“PDN设计中，为何会推荐容值间隔10倍及其以内的电容组合呢？”小编并没有立刻就去回答这个问题，因为，如果要解释好这个问题，小编认为还是需要引入微波谐振器的概念，而普通的电学原理只能解释其表，不能洞察其根本，本文，就带大家一起来深入探讨下这个问题的答案。     

        众所周知，正如下图所示，电容可以用串联RLC集总元件等效电路进行建模，其输入阻抗如公式1所示：

        因此，其输入复数功率表达式如公式2所示；

        对公式2进行拆解，可知，电阻R消耗的功率为： 

        存储在电感L中的平均磁能为： 

        存储在电容C中的平均电能为：

        因此，根据以上的功率表达式，公式1所示的输入阻抗可改写为：

        当平均存储磁能和电能相等时（ 𝑊𝑚 = 𝑊𝑒 ），产生谐振，并且，公式6可改写为公式7，即谐振时的输入阻抗为纯实数，也就是说，此时的电容，仅仅是一个纯消耗器件，其本身不会产生任何的能量输出！这点尤为重要，它有助于让我们充分了解到为何PDN中总是希望可以充分利用到电容的谐振点。 

        并且， 𝑊𝑚 = 𝑊𝑒 时，对公式4和5进行联立计算，可得到谐振频率如公式8所示，即工程中所经常使用到的谐振点频率的计算公式； 

        与此同时，谐振电路的另一个重要参数是品质因数Q，它可以定义为：

        由公式9可知，较低的损耗意味着较高的Q值，当电容工作在谐振点时，公式9可改写为公式10，其表达式将更为清晰：R减小时Q增加，即实际电容选型时，经常会希望选择谐振阻抗更低或者高Q值的型号，但是，需要注意一点，并不是Q值越高越好，因为虽然Q值越高，但封装工艺导致R不可能无限变小，L和C的影响将会加剧，那么，谐振点前后的阻抗变化曲线的斜率将会变得更为陡峭，这样的电容，往往要慎重选择！

        举一个实际的选型案例，有如下阻抗曲线所示的两款0201 100nF电容，电容1其谐振点阻抗值远低于电容2，在电容值一定的情况下，意味着电容1的Q值高于电容2，但实际的效果显示，其电感曲线的斜率要远高于电容2，选择电容1，则更容易受到其高等效电感值的影响（其不仅体现在陡峭的电感抬升斜率，谐振点也会更早地出现），PDN的设计也将变得更为棘手，很明显，综合考虑，电容1是不推荐使用的。

        说完单体电容的选型，再来聊一聊组合电容，由于PDN的宽频带要求，不得不用不同容值的电容进行级联设计以有效扩展更低阻抗的频段，除了考虑上述案例中不同Q值带来的巨大谐振点差异的影响外，电容选型方面，也必须从其效能的角度进行考虑，即只希望使用到谐振点附近的区间，而不希望有过多的磁能或电能的损耗，因为这种损耗往往以介质或者辐射的形式扩散到电路板中，小编相信，这点，可能是绝大部分工程师不会去考虑到的。 

        以一个例子来解释上述的这段话，如下图所示，为两个电容级联后的阻抗曲线，将一级电容的谐振阻抗值定义为R，一级电容的感抗与二级电容的容抗交汇时，产生了反向的谐振，将反向谐振时的阻抗峰值点定义为R1，R和R1之间的频带区间定义为BW；

        显而易见，当R1的取值越高时，意味着BW的宽度越大，反谐振的趋势也将更为明显，这明显是设计中不希望去看到的，那么BW到底控制在什么样的宽度是合理的呢？其实，可以用控制能量输出的角度去看待这一问题，如前文所述，PDN中只希望将电容做为消耗元件来使用，而不希望它做为能量输出源，那么，就可以控制BW的宽度到一个设计可以接受的点即可，这个点的选择，可以参考-3dB带宽，即半功率相对带宽，换算成输入阻抗，即 R1=R/0.707，在这个比例关系下的BW带宽，称之为相对有效带宽，此时，即便由于磁能和电能导致了反谐振，设计中也认为是合理的，图中的设计，R=15mohm，R1=42.6mohm，此时，R/R1=0.352 < 0.707。

结论        

        有了以上的指导思想，那么，实际中，不论是多少倍频选型，只要控制好R、R1和BW之间的比例关系，都将认为是合理的设计选型，半功率相对带宽只能说是一个参考点，设计时可以做到比它严苛，但比它宽松应是不可取的。