FPGA面试题【Verilog实现50%占空比的三分频】

最新推荐文章于 2024-05-10 10:00:13 发布
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分类专栏： FPGA面试通关宝典 文章标签： fpga开发 面试
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本文介绍了如何在FPGA面试中使用Verilog实现50%占空比的三分频，核心思路是通过六分频的上升沿和下降沿组合。文章还探讨了与逻辑分频的方法，并提供了理论波形图以帮助理解。此外，简述了FPGA的基本结构、查找表（LUT）的工作原理以及FPGA的软硬内核概念。
摘要由CSDN通过智能技术生成

目录

题目

核心思路

答案

FPGA全貌

题目

实现50%占空比的三分频

核心思路

如果不限制占空比50%的话，那么用counter做3进制计数，每次counter=1拉高，counter=2拉低即可，但是这样的占空比是1/3。
如果要做50占空比的三分频，则需要一个上升沿的六分频和一个下降沿的六分频组合来得到。
类似的奇分频都可以这样实现。
大致有三种组合方式都可以得到：

与
或
异或

后续将上升沿采样记为clk_pos，下降沿采样记为clk_neg

答案

与逻辑分频

  • 用与逻辑来组合，需要clk_pos和clk_neg拉高2T，但是其本身有0.5T的时序差
  • 那么在cnt=0时，clk_pos拉高2拍
  • cnt=0时，clk_neg拉高2拍
  • 最后clk_pos & clk_neg 即为分频结果

下面是理论波形图方便理解。

在这里插入图片描述

module div_and #(parameter n=5)
(
    input
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