FPGA project ：dds

最新推荐文章于 2024-10-17 22:28:56 发布
最新推荐文章于 2024-10-17 22:28:56 发布
阅读量442 收藏
点赞数
分类专栏： 野火征途pro 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Meng_long2022/article/details/132925448
版权

 

 

module top (
    input       wire            sys_clk     ,
    input       wire            sys_rst_n   ,
    input       wire    [3:0]   key         ,

    output      wire    [7:0]   dac_data    

);    // output      wire            dac_cl    ,
      // assign dac_clk = ~sys_clk ;

    // 例化间连线
    wire      [3:0]       wave_ctrl_w ;

key_ctrl key_ctrl_insert(
    .sys_clk                    ( sys_clk     ) ,
    .sys_rst_n                  ( sys_rst_n   ) ,
    .key_in                     ( key         ) ,

    .wave_ctrl                  ( wave_ctrl_w )
);

dds_ctrl dds_ctrl_insert(
    .sys_clk                    ( sys_clk    ) ,
    .sys_rst_n                  ( sys_rst_n  ) ,
    .wave_ctrl                  ( wave_ctrl_w) ,

    .dac_data                   ( dac_data   )    
);
endmodule
module dds_ctrl(
    input       wire            sys_clk     ,
    input       wire            sys_rst_n   ,
    input       wire    [3:0]   wave_ctrl   ,

    output      wire    [7:0]   dac_data    
);

    parameter   F_WARD = 20'd42949 ; 
    parameter   P_WARD = 12'd1024  ; 
    // reg signal
    reg     [31:0]      fre_add      ; // 频率字累加
    reg     [11:0]      rom_addr_reg ; // 相位字累加
    reg     [13:0]      rom_addr     ; // 读 rom地址
    wire    [13:0]      rom_addr_w   ; 
    reg     [03:00]     wave_ctrl_reg;
    assign              rom_addr_w = rom_addr ;
    // [03:00]     wave_ctrl_reg    ;
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            wave_ctrl_reg <= 4'd0 ;
        end else begin
            wave_ctrl_reg <= wave_ctrl ;
        end
    end
    // reg     [31:0]      fre_add      ; // 频率字累加
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            fre_add <= 32'd0 ;
        end else begin
            if(fre_add == 32'hFFFF_FFFF - 1'b1 || (wave_ctrl_reg != wave_ctrl)) begin
                fre_add <= 32'd0 ;
            end else begin
                if(|wave_ctrl_reg == 1'b1) begin
                    fre_add <= F_WARD + fre_add ; 
                end else begin
                    fre_add <= 32'd0 ;
                end
            end
        end
    end
    // reg     [11:0]      rom_addr_reg ; // 相位字累加
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            rom_addr_reg <= 12'd0 ;
        end else begin
            if( rom_addr_reg == 12'hFFF) begin
                rom_addr_reg <= 12'd0 ;
            end else begin
                rom_addr_reg <= P_WARD + fre_add[31:20] ; // 取fre_add 的高12位宽。
            end
        end
    end
    // reg     [13:0]      rom_addr     ; // 读 rom地址
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            rom_addr <= 14'd0 ;
        end else begin
            case (wave_ctrl)
            4'b1000: rom_addr <= rom_addr_reg ;
            4'b0100: rom_addr <= rom_addr_reg + 12'hFFF  + 1'b1;
            4'b0010: rom_addr <= rom_addr_reg + 13'h1FFE + 1'b1;
            4'b0001: rom_addr <= rom_addr_reg + 14'h2FFD + 1'b1;
            default: rom_addr <= 14'd0 ;
            endcase
        end
    end

rom_16384x8	rom_16384x8_inst (
	.address        ( rom_addr_w   ),
	.clock          ( sys_clk      ),
	.q              ( dac_data     )
	);

endmodule
module key_ctrl(
    input       wire                sys_clk     ,
    input       wire                sys_rst_n   ,
    input       wire    [3:0]       key_in      ,

    output      reg     [3:0]       wave_ctrl
);
    wire    [3:0]       key_out ;
    // 例化
key_filter    
#(
    .MAX_CNT_20MS ( 20'd999_999 )
)
key_filter_insert
(
    .sys_clk                    ( sys_clk   ) ,
    .sys_rst_n                  ( sys_rst_n ) ,
    .key_in                     ( key_in    ) ,

    .key_out                    ( key_out   )  
);

    // output signal
    // wave_ctrl
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            wave_ctrl <= 4'd0 ;
        end else begin
            case (key_out)
            4'b1000 : wave_ctrl <= 4'b1000 ;
            4'b0100 : wave_ctrl <= 4'b0100 ;
            4'b0010 : wave_ctrl <= 4'b0010 ;
            4'b0001 : wave_ctrl <= 4'b0001 ;
            default : wave_ctrl <= wave_ctrl ;
            endcase
        end
    end
endmodule
module key_filter
#(
    parameter MAX_CNT_20MS = 20'd999_999 
)(
    input           wire            sys_clk     ,
    input           wire            sys_rst_n   ,
    input           wire    [3:0]   key_in      ,

    output          reg     [3:0]   key_out  
);
    // reg signal define
    reg     [3:0]       key_r0  ;
    reg     [3:0]       key_r1  ;
    reg     [3:0]       key_r2  ;
    reg                 nege    ;
    reg                 pose    ;

    reg     [19:00]     cnt_20ms     ;
    reg                 add_cnt_flag ;
    reg                 flag_20ms    ;

    // key_r0 key_r1 key_r2
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            key_r0 <= 4'b1111 ;
            key_r1 <= 4'b1111 ;
            key_r2 <= 4'b1111 ;
        end else begin
            key_r0 <= key_in ;
            key_r1 <= key_r0 ;
            key_r2 <= key_r1 ;
        end
    end

    // nege
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            nege <= 1'b0 ;
        end else begin
            if(| (~key_r1 &  key_r2)) begin
                nege <= 1'b1 ;
            end else begin
                nege <= 1'b0 ;
            end
        end
    end
    // pose
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            pose <= 1'b0 ;
        end else begin
            if(| ( key_r1 & ~key_r2)) begin
                pose <= 1'b1 ;
            end else begin
                pose <= 1'b0 ;
            end
        end
    end

    // add_cnt_flag
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            add_cnt_flag <= 1'b0 ;
        end else begin
            if(nege) begin
                add_cnt_flag <= 1'b1 ;
            end else begin
                if(pose || cnt_20ms == MAX_CNT_20MS) begin
                    add_cnt_flag <= 1'b0 ;
                end else begin
                    add_cnt_flag <= add_cnt_flag ;
                end
            end
        end
    end

    // cnt_20ms 
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            cnt_20ms <= 20'd0 ;
        end else begin
            if(add_cnt_flag) begin
                if(cnt_20ms == MAX_CNT_20MS) begin
                    cnt_20ms <= 20'd0 ;
                end else begin
                    cnt_20ms <= cnt_20ms + 20'd1 ;
                end
            end else begin
                cnt_20ms <= 20'd0 ;
            end
        end
    end
    // falg_20ms
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(~sys_rst_n) begin
            flag_20ms <= 1'b0 ;
        end else begin
            if(cnt_20ms == MAX_CNT_20MS - 1'b1) begin
                flag_20ms <= 1'b1 ;
            end else begin
                flag_20ms <= 1'b0 ;
            end
        end
    end

    // [3:0]key_out
    always @(posedge sys_clk or negedge sys_rst_n) begin
    // always @(*) begin // 这样的话 会综合成 数据选择器
        if(~sys_rst_n) begin
            key_out <= 4'b0000 ;
        end else begin
            if(flag_20ms) begin
                key_out <= ~key_r2 ;
            end else begin
                key_out <= 4'b0000 ;
            end
        end
    end
endmodule
`timescale 1ns/1ns
module test_dds_ctrl();
    reg             sys_clk     ;
    reg             sys_rst_n   ;
    reg     [3:0]   wave_ctrl   ;

    wire    [7:0]   adc_data    ;

// Instantiation
dds_ctrl dds_insert_test(
    .sys_clk        ( sys_clk   ) ,
    .sys_rst_n      ( sys_rst_n ) ,
    .wave_ctrl      ( wave_ctrl ) ,

    .adc_data       ( adc_data  )    
);

    parameter CYCLE = 20 ;

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        wave_ctrl <= 4'b0000 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( 10 )           ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( CYCLE * 50 )   ;
        #( CYCLE * 100 )  ;
        #( CYCLE * 20000 )

        wave_ctrl <= 4'b1000 ;
        #( CYCLE * 12'hFFF  * 100 ) ;

        wave_ctrl <= 4'b0100 ;
        #( CYCLE * 12'hFFF  * 100 ) ;

        wave_ctrl <= 4'b0010 ;
        #( CYCLE * 12'hFFF  * 100 ) ;
        
        wave_ctrl <= 4'b0001 ;
        #( CYCLE * 12'hFFF  * 100 ) ;

        #( CYCLE * 50 )   ;
        #( CYCLE * 100 )  ;

        $stop             ;
    end

    always #( CYCLE / 2 ) sys_clk = ~sys_clk ;

endmodule
`timescale 1ns/1ns
module test_key_ctrl();
    reg                 sys_clk     ;
    reg                 sys_rst_n   ;
    reg     [3:0]       key_in      ;

    wire    [3:0]       wave_ctrl   ;

    defparam    key_ctrl_insert.key_filter_insert.MAX_CNT_20MS = 200 ;
// Instantiation
key_ctrl key_ctrl_insert(
    .sys_clk            ( sys_clk   ) ,
    .sys_rst_n          ( sys_rst_n ) ,
    .key_in             ( key_in    ) ,

    .wave_ctrl          ( wave_ctrl )
);
    parameter CYCLE = 20 ;

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        key_in    <= 4'b1111 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( 10 )           ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( CYCLE * 50 )   ;

        key_in    <= 4'b0111 ;
        #( CYCLE * 700)       ;
        key_in    <= 4'b1111 ;
        #( CYCLE * 700 )      ;
        #( CYCLE * 100 )     ;
        
        key_in    <= 4'b1011 ;
        #( CYCLE * 700 )      ;
        key_in    <= 4'b1111 ;
        #( CYCLE * 700 )      ;
        #( CYCLE * 100 )     ;

        key_in    <= 4'b0111 ;
        #( CYCLE * 700 )      ;
        key_in    <= 4'b1111 ;
        #( CYCLE * 50 )      ;
        #( CYCLE * 100 )     ;
        
        key_in    <= 4'b1101 ;
        #( CYCLE * 700 )      ;
        key_in    <= 4'b1111 ;
        #( CYCLE * 700 )      ;
        #( CYCLE * 100 )     ;

        key_in    <= 4'b1110 ;
        #( CYCLE * 700 )      ;
        key_in    <= 4'b1111 ;
        #( CYCLE * 700 )      ;
        #( CYCLE * 100 )     ;
        $stop             ;
    end

    always #( CYCLE / 2 ) sys_clk = ~sys_clk ;

endmodule
`timescale 1ns/1ns
module test_top();
    reg              sys_clk     ;
    reg              sys_rst_n   ;
    reg      [3:0]   key         ;

    wire     [7:0]   dac_data    ;

// Instantiation
top top_insert_test(
    .sys_clk            ( sys_clk    ) ,
    .sys_rst_n          ( sys_rst_n  ) ,
    .key                ( key        ) ,

    .dac_data           ( dac_data )    
);
    defparam top_insert_test.key_ctrl_insert.key_filter_insert.MAX_CNT_20MS = 100 ;

    parameter CYCLE = 20 ;

    initial begin
        sys_clk    = 1'b1 ;
        sys_rst_n <= 1'b0 ;
        key       <= 4'b1111 ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( 210 )          ;
        sys_rst_n <= 1'b0 ;
        #( 10 )           ;
        #( CYCLE * 10 )   ;
        sys_rst_n <= 1'b1 ;
        #( CYCLE * 50 )   ;
        #( CYCLE * 100 )  ;

        key <= 4'b0111    ;
        #( CYCLE * 10000) ;
        key <= 4'b1111    ;
        #( CYCLE * 10000) ;
        #( CYCLE * 12'hFFF  * 100 ) ;

        key <= 4'b1011    ;
        #( CYCLE * 10000) ;
        key <= 4'b1111    ;
        #( CYCLE * 10000) ;
        #( CYCLE * 12'hFFF  * 100 ) ;

        key <= 4'b1101    ;
        #( CYCLE * 10000) ;
        key <= 4'b1111    ;
        #( CYCLE * 10000) ;
        #( CYCLE * 12'hFFF  * 100 ) ;
        
        key <= 4'b1110    ;
        #( CYCLE * 10000) ;
        key <= 4'b1111    ;
        #( CYCLE * 10000) ;
        #( CYCLE * 12'hFFF  * 100 ) ;

        key <= 4'b1110    ;
        #( CYCLE * 10000) ;
        key <= 4'b1111    ;
        #( CYCLE * 10000) ;
        #( CYCLE * 12'hFFF  * 100 ) ;

        #( CYCLE * 50 )   ;
        #( CYCLE * 100 )  ;

        $stop             ;
    end

    always #( CYCLE / 2 ) sys_clk = ~sys_clk ;

endmodule

 

 

 

 

 

 

 

核桃_warrior
关注
专栏目录
FPGA实验笔记_Vivado:DDS信号发生器；数码管；基于DHT11的温湿度传感器
dunji_stars的博客
06-16 2407
学生所做项目总结，有需自取。 2023.6.17第一次补充
FPGA学习之DDS
weixin_38248082的博客
04-15 2484
什么是DDS DDS（Direct Digital Synthesizer）直接数字式频率合成器 调频原理(任意频率) （1）事先波形数据存储在ROM里，每一个ROM地址对应一个波形数据（假设地址位宽8位，总共2^8=256）。DDR就是循环读取ROM里的数据。 （2）假设系统时钟为50MHZ，每个时钟地址+1，则获得频率 fout=50Mhz256=195.3khz&ThinS...
【FPGA】：ip核----cordic
weixin_43778388的博客
06-04 9096
cordic ip核的使用
53--FPGA Verilog DDS简易信号发生器
weixin_43323123的博客
06-04 2127
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2020/06/04 15:19:44 // Design Name: // Module Name: dds_3 // Project Name: // Target Devices: // Tool
基于国产FPGA的DDS实现（二）：基于紫光同创（Pangomicro）FPGA的DDS实现
EDA与数字系统设计
08-29 706
接上贴：今年（2021年）7月4日至24日，我指导电子信息工程专业18级的12位同学进行小学期的课程实践。其中，周同学、李同学、张同学完成了基于紫光同创（Pangomicro）FPGA的DDS实现。我鼓励他们将课程实践中的技术要点写成博文，共享给大家。如下： https://blog.csdn.net/zzzpeach/article/details/118788982?spm=1001.2014.3001.5501 ...
【FPGA-DSP】第三期：DDS直接频率合成及FIR滤波
weixin_44810982的博客
03-28 1325
参考基于FPGA的FIR滤波器，手把手带你实现_哔哩哔哩_bilibiliFPGA数字信号处理（4）FIR滤波器设计【Matlab】【FPGA】【数字信号处理】【FIR数字滤波器】【FPGA流水线】【数字通信】【FPGA探索者】_哔哩哔哩_bilibili。
从最基本细节开始：quartus:FPGA利用rom查表法产生DDS
qq_42998564的博客
09-17 6741
DDS原理及结构 DDS（Direct Digital Synthesis）是一种把一系列数字信号通过D/A转换器转换成模拟信号的数字合成技术。它有查表法和计算法两种基本合成方法。由于ROM查询法结构简单，只需要在ROM中存放不同相位对应的幅度序列，然后通过相位累加器的输出对其寻址，经过数/模转换和低通滤波（LPF）输出便可以得到所需要的模拟信号。 ROM查表法。DDS技术实质上是实现了一个数字分频器的功能。对于一个周期的正弦波连续信号，可以沿其相位轴方向，以等量的相位间隔对其进行相位/幅度采样，得到一个周
基于国产京微齐力FPGA-M5的DDS实现
weixin_44116498的博客
07-13 2449
简介 京微齐力是除美国外最早进入自主研发、规模生产、批量销售通用FPGA芯片及新一代异构可编程计算芯片的企业之一。公司团队申请了近200件专利和专有技术（含近50件PCT/美国专利），具备独立完整的自主知识产权。其产品将FPGA与CPU、MCU、Memory、ASIC、AI等多种异构单元集成在同一芯片上，实现了可编程、自重构、易扩展、广适用、多集成、高可靠、强算力、长周期等特点。 使用产品 本文所用的产品为京微齐力FPGA-M5系列产品：M5C06N3T100C7。 M5(金山)是一款集成了增强型8
基于FPGA的DDS产生正弦波设计Verilog代码VIVADO仿真
xiakunpei123的博客
06-13 552
DDS产生正弦波 使用ROM设计DDS信号发生器，产生正弦波
FPGA DDS.zip_DDS_fpga dds verilog
09-23
标题"FPGA DDS.zip_DDS_fpga dds verilog"揭示了这个压缩包是关于使用FPGA（Field-Programmable Gate Array）实现数字频率合成器（Digital Delta-Sigma Modulator，简称DDS）的一个项目，其中代码是用Verilog硬件...
【FPGA教程案例29】基于FPGA的DDS直接数字频率合成器之二——Verilog开发
FPGA/MATLAB学习教程/源码/项目合作开发
07-18 2391
在上一课程，我们基本了解了DDS的基本实现原理以及相关技术指标的计算方法。在本课程中，将介绍如何通过Verilog实现DDS。根据上一章的原理介绍可知，DDS系统包括如下几个模块频率控制字输入模块，相位累加器模块，ROM存储器模块。在本课题中，为了方便入门学习掌握，我们只考虑频率控制字的输入，不考虑相位控制字。下面，我们学习DDS各个模块的FPGA实现过程。运行之后，会得到如下的效果我们将这个coe文件放到FPGA工程中。然后设置ROM核。其中ROM的IP核配置如下。...
【FPGA教程案例30】基于FPGA的DDS直接数字频率合成器之三——借助MATLAB进行频率精度分析
FPGA/MATLAB学习教程/源码/项目合作开发
07-18 1815
通过三个课程的学习，我们了解了DDS的实现过程，以及如何通过MATLAB来分析DDS的精度。这是由于输出的正弦信号，他是有正有负的，是一个有符号数据，所以需要定义输出变量o_carrier为signed型数据。在上个课题中，我们实现了一个基础的DDS，在本课程中，我们将借助matlab对DDS的输出频率进行验证测试。即1008.7Hz，说明当频率控制字设置为66时，我们得到了1008.7Hz的频率输出，误差为1%内。仿真完成后，在FPGA工程中的如下路径，会多一个数据文件ddsout.txt。...
基于NXP LS1043 +FPGA ARM64位平台验证网口驱动钩子
szxinmai的博客
10-14 338
之前在X86上验证过网口驱动的收发钩子，今天特意把代码放到LS1043单板上验证一下，看是否可行。如果没有错误，则产生 lan_tx_hook.ko 内核模块。将内核文件通过TFTP加载到单板上，插入内核。2、make的时候需要加ARCH参数，否则编译不过。1、内核模块编译所需要的内核源码路径要设置正确；单板环境 LINUX 4.19.68。编写Makefile文件，如下。
FPGA学习-将modelsim中的波形数据保存到TXT文件方便MATLAB画图分析
g_125487的博客
10-17 143
Modelsim导出TXT文件。
FPGA实现PCIE采集电脑端视频转SFP光口UDP输出，基于XDMA+GTX架构，提供4套工程源码和技术支持
qq_41667729的博客
10-17 484
FPGA实现PCIE采集电脑端视频转SFP光口UDP输出，基于XDMA+GTX高速接口架构，提供4套工程源码和技术支持
简易CPU设计入门：验证取指令模块【未完成】
最新发布
2401_82825368的博客
10-17 420
想要学习本节，前提是，你得是学习过我讲解取指令模块的有关章节。最好呢，你是从本系列专栏的开头，连续地，学习到这里的。否则，知识不完整，你也不知道哪里落下了，即使你来问我，我可能也不知道，你究竟是差在哪里未理解。下面的四个链接，是我讲解取指令模块的四篇文章。取指令（一）取指令（二）取指令（三）取指令（四）以上的四个讲解取指令模块的文章，建议没有学习的同学，还是先去学习一下。如果你学完完了上述的内容，那么，我们可以继续本文的学习。
【IC设计】复旦微行业分析
VICI的博客
10-17 553
复旦微电子公司，前身是复旦大学在1993年成立的复旦高技术公司，1998年7月复旦微电子成立于复旦大学逸夫楼，于2000年8月成功在香港创业板上市，和复旦大学有良好的合作关系。截止2023年4月，复旦微没有能控股的股东，其中上海国资委占股13%（国有控股），复旦大学占股13%，大股东是香港中央结算有限公司。管理人员多数毕业于复旦，技术背景和管理经验丰富。
FPGA配置 BANK0讲解
weixin_46969363的博客
10-17 262
FPGA配置 BANK0讲解
串口（UART）的FPGA设计（接收与发送模块）
weixin_60580395的博客
10-10 1057
串口（UART）全称通用异步收发传输器（Universal Asynchronous Receiver/Transmitter)，主要用于数据间的串行传递，是一种全双工传输模式。 特点：1.数据是一位一位顺序发送，节省I/O资源 2.异步通信，收发双方可以有不同的时钟，通过数据的起始位和停止位实现同步 3.全双工通信模式：即有发和收有两根线，可以同时进行
FPGA基础：简易DDS信号源设计实现与应用
FPGA的简易DDS信号源设计 在现代电子系统设计中，直接数字合成(DDS)信号源因其高精度、快速频率变化和灵活性而备受青睐。本文主要探讨如何利用Altera公司的ACEX系列FPGA实现一个简易的DDS信号源，替代成本高昂且...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值