【Vivado那些事儿】设计分析报告

实现 FPGA 设计最耗时的要素之一通常不是设计，而是实现想要的时序性能。为了实现所需的时序收敛，我们可能需要通过插入流水线并使用约束来准确定义时钟、它们的关系甚至逻辑元件的位置来调整设计。

Vivado 具有许多功能可用于帮助我们了解设计的实现以及实现中可能出现的问题。这些工具之一是设计分析报告（The Design Analysis Report），它使用户能够了解设计挑战（例如拥塞）并对设计或约束进行更改。

设计分析报告可以通过在 GUI 中打开或通过 TCL 控制台生成。它将提供以下信息：

• 时序– 提供有关路径的时序和物理特性的信息。

• 复杂性– 提供有关布线复杂性和 LUT 分布的信息。

• 拥塞– 提供有关路由拥塞的信息。

让我们看一下在实例上的设计报告。该项目具有 MicroBlaze 处理器、DDR 内存和定制 RTL 模块。

使用“报告设计分析”对话框，可以配置时序分析以仅提供建立（最大）或保持信息（最小值）或同时提供建立和保持（min_max）。

我们还可以选择时序报告的最大路径数。在此示例中&#