2020-11-26

时序分析一定是基于特定器件，这个器件要具体到一定型号的特定速度等级。
时序分析一定是基于逻辑设计经过布局布线后形成的网表。
一、
本次设计讨论基于芯片EP4e75f23最高频率是多少。

 

二、Timing Analyer报告

clocks：1000Mhz（这个是软件报告设计中的时钟信号的约束频率）：因为用户没有对时序加约束，软件会自动对时钟加入最大的可能约束。
Slow 1200mV 100C Model：芯片内核供电电压1200mV,工作温度100度情况下的慢速传输模型。
Slow 1200mV -40C Model：芯片内核供电电压1200mV，工作-40度情况下的慢速传输模型。
Fast 1200mV -40C Modell：芯片内核供电电压1200mV，工作温度-40度下快速传输模型。
我们选择第一个，在Fmax Summary下可以看到，这个设计模型的最大时钟频率为100.23MHz
软件计算最高时钟频率的时候是根据最坏路径的建立时间余量来计算的。
从 Worst-Case Timing Paths可以看到最坏路径的延时。