XILINX FIFO写不进去的问题(实用分享)

明德杨

已于 2022-02-28 16:12:09 修改

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文章标签： fpga开发 fifo

于 2022-02-28 16:08:50 首次发布

本文链接：https://blog.csdn.net/llm8866/article/details/123184944

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本文介绍了XILINX FPGA项目中遇到的FIFO空信号异常问题，即在写使能有效时empty保持为1，导致数据无法传输。经过一个月的定位，发现复位信号rst需同步于WR_CLK时钟，而实际为异步信号。通过将复位信号同步化处理，问题得到解决，经过严苛测试未再出现通信异常。

摘要由CSDN通过智能技术生成

本文为明德扬原创文章，转载请注明出处！

一、摘要

明德扬(MDY)在某个XILINX项目中，偶然性出现开机后通信出错的情形，具体表现为反复开机测试400次后，约有1~2次通信异常，数据发不出去。经过定位，是某个FIFO出现异常，时钟正常、复位无效、写使能有效的情况，空信号empty一直为1，即一直保持为空的问题。

二、项目背景

FIFO

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