JESD2048B学习笔记1——协议概述和同步建立过程

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已于 2022-04-20 11:16:08 修改

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分类专栏： JESD204B 文章标签： fpga verilog

于 2022-04-18 15:18:43 首次发布

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JESD204B

一.JESD204B接口的概述

JESD204B 接口技术是一种用于高速数据串行输出的接口技术，最高可支持数据以 12.5 Gbps 的速率进行传输，并且有利于保证多通道间数据的准确传输和延迟保持确定不变。常用在高速AD/DA芯片与FPGA或者芯片之间的通信。

JESD204B包括3个之类，分别是子类0，子类1，子类2；三个子类主要是根据同步方式的不同划分的。

子类0兼容JESD204A，但是不支持确定延迟。
子类1使用外部参考的SYSREF来确定延迟。
子类2使用同步信号SYNC进行同步、确定延迟，同时SYNC信号也是整个系统时序的基准。

需要注意的是，只有子类1和子类2支持确定性延迟——发送端到接收端之间的链路延迟固定。一般情况下，以500MSPS为分界，以上用子类1，以下用子类2。

二.同步建立过程

下图为JESD204B建议同步的过程。
JESD204B同步
具体过程如下：

代码同步组（CGS）

1.当发送端接收到接收端把SYNC信号拉低的同步请求之后，发送端代码进入代码组同步阶段，也就是开始发送没有加扰的/K28.5/ 也就是 BC。
2.当接收端收到至少连续的四个 /K28.5/后，也就是表示现在接收端可以正确恢复数据，这时候接收端会把SYNC信号拉高，表示建立同步。
3.发送端捕获到接收端拉到的SYNC信号后，会继续发送/K/字符到下一个多帧时钟边界。之后开始初始通道对齐序列（ILAS）。

初始通道对齐序列（ILAS）

在初始通道对齐序列（ILAS）阶段中，数据链路层负责对准所有通道，并对配置的链路参数进行验证。因为不同通道延迟不同，因此需要通过一些确定的字符来进行通道对齐，每个通道的接收端在接收到这些字符时会先通过缓存器存储数据并反馈一个信号，只有当所有通道数据都已经到达缓存器，此时再对数据进行释放，从而实现各通道数据的对齐。此过程在CGS后的下一个多帧时钟边界开始。数据具体组帧方式会在后面介绍。