#systemverilog# useage 之 常量、变量、运算符

二态、四态变量：

Verilog 背景:

Verilog有两种基本数据类型：变量（reg）和网线（wire），这是四态的数据类型（0、1、X、Z）。

RTL代码使用变量（reg）来存储组合逻辑和时序逻辑的数值，其具体可以是：

标量；例如：reg flag_overflow
向量； 例如：reg[7:0] bus_addr
有符号数32位变量（integer）；
无符号数64位的变量（time）；
浮点数（real）；
变量也可以用来定义一个固定大小的数组；例如： reg 

即这些变量的存储是静态的，意味着所有的变量在整个仿真过程中不能使用堆栈来保存参数和当前值。

网线 wire 用来连接两个设计模块，如门级元件或例化模块。

SystemVerilog 两态（1/0）数据类型:

SystemVerilog中的两态数据类型减少了仿真器对内存的使用和提高仿真的运行效率。

（1）基本数据类型。基本数据类型，无所谓有符号和无符号之分。