Memory SystemsCache, DRAM, Disk翻译学习DRAM部分(九)

9.6.1 Data Read and Write Timing in DDRx SDRAM Memory Systems

   首先，图9.36说明在DDRx SDRAM内存系统中，内存控制器会在整个时钟周期内使地址和命令信号生效，而数据总线上的符号仅在半个时钟周期的持续时间内传输。在数据总线上提高数据速率是一种有效的策略，可以显著增加内存系统的带宽，而无需对DRAM内存系统的拓扑结构进行全面更改。然而，数据速率的提高反过来会显著增加数据总线上的时序裕度负担。

       图9.36说明，命令、地址和数据总线上的有效数据窗口受到宽且并行总线中存在的最差数据偏斜和数据抖动的限制。通常，在具有64位宽数据总线的DDRx SDRAM内存系统中，数据总线被分成每组8个信号的较小分组，每个数据总线信号组都使用单独的DQS信号提供时序参考。通过这种方式，可以在每个数据总线信号组的基础上最小化用于考虑偏斜和抖动的时序预算量。否则，将不得不分配更大的时序预算以考虑整个64位宽数据总线上的偏斜和抖动。图9.23说明，在分配给tskew的时序预算增加的情况下，必须按比例增加tcycle，从而降低操作频率。

       图9.36还显示， 在DDRx SDRAM内存系统中，读取和写入数据在DQS信号的不同相位上发送和接收。也就是说，DRAM设备对读取命令在DQS信号的每个边沿上返回数据突发。然后，DRAM内存控制器确定有效数据窗口的中心，并在适当的时间锁存数据。

       相比之下，DRAM内存控制器相对于写入数据将DQS信号延迟90度。然后，DRAM设备相对于DQS信号的每个边沿锁存数据，而不会对数据进行移位或延迟。

       读取数据与DQS信号之间的相位关系与写入数据与DQS信号之间的相位关系不同的原因之一是， 相位关系的差异将时序同步的负担从DRAM设备转移到DRAM内存控制器上。也就是说，通用DDRx SDRAM设备的设计旨在成本低廉，DRAM控制器负责提供写入数据与DQS信号之间的正确相位关系。此外，DRAM内存控制器还必须调整读取数据与DQS信号之间的相位关系，以便在DRAM设备将读取数据与DQS信号相对于相同相位放置在数据总线上的情况下，仍然可以在有效数据窗口的中心锁存有效数据。

理解：读操作时，数据和DQS是边沿对齐的；原因是读操作是颗粒这边发送数据到控制器。控制器会对读操作进行延时training。

写操作时，数据和DQS是中心对齐的；原因是写操作是控制器这边发送的；控制器这边会对数据和DQS进行training 操作；所以传到颗粒这边已经是调好的时序了。

FIGURE 9.36: Column read, column write command and data timing in DDRx SDRAM memory systems.

9.6.2 The Use of DLL in DDRx SDRAM Devices

       在DDRx SDRAM内存系统中，理论上，数据符号是根据DQS信号的时序来发送和接收的，如图9.30所示，而不是由DRAM内存控制器使用的全局时钟信号。

       理论上，DQS信号在其作为源同步时钟参考信号的功能中独立于全局时钟信号运行。然而，在DQS信号与全局时钟信号独立运行的情况下，DRAM内存控制器必须要么异步运行，要么分配额外的阶段来缓冲从DRAM设备返回的读取数据。因此，完全将DQS信号与全局时钟信号分离开来是不可取的。

       为了减轻具有两个独立时钟系统的影响，DDR SDRAM设备中已经实现了片上DLL来同步DRAM设备返回的读取数据、DQS信号和内存控制器的全局时钟信号。DDR DRAM中的DLL电路确保了DRAM设备响应读取命令返回的数据实际上与内存控制器的时钟信号同步返回。

       图9.37说明了在DDR SDRAM设备中使用片上DLL的情况，以及DLL对DQS和数据信号时序的影响。

      上图说明了在没有使用片上DLL的情况下DRAM设备的操作，下图说明了在使用片上DLL的情况下DRAM设备的操作。在DRAM设备没有使用片上DLL的情况下，DRAM设备会内部缓冲全局时钟信号并使用它来生成源同步的DQS信号，并将返回的数据相对于缓冲时钟信号的时序返回给DRAM内存控制器。然而，时钟信号的缓冲引入了相对于全局时钟信号的DQS信号的相位延迟。相位延迟的结果是DQ信号线上的数据与DQS信号紧密对齐，但可能与全局时钟信号相位不对齐。

      图9.37中的下图说明了DRAM设备在使用片上DLL的情况下也会内部缓冲全局时钟信号，但DLL随后会对DQS信号引入更多的延迟。净效应是将DRAM设备的输出延迟一个完整的时钟周期，使得DQS信号以及DQ数据信号在时相上有效地与全局时钟信号对齐。

理解：（1）DLL在DDR3,DDR4中使用；因为时钟进入颗粒内部然后作为DQS传输回控制器端；也作为数据的采样时钟输出到外部，颗粒内部回存在延时；所以通过DLL调节延迟；使得总延迟为1一个周期，从而实现与外部时钟对齐；从而实现DQS,DQ跟外部时钟对齐。

（2）但LPDDR4和LPDDR5中没有使用DLL，为了降低功耗，所以采用了Internal Interval Timer实现；具体原理：通过这个DQS oscillator可以得知DQS的延迟；然后通过MR寄存器可以读到。在做training的时候，将这段延迟算在training延迟中。从而实现DQS,DQ与全局时钟同步

FIGURE 9.37: The use of DLL in DDRx SDRAM devices.