Zynq系列FPGA实现SDI视频编解码+图像缩放，基于GTX高速接口，提供4套工程源码和技术支持

最新推荐文章于 2024-07-23 18:00:13 发布

9527华安

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分类专栏： FPGA编解码SDI视频专题 FPGA图像缩放菜鸟FPGA图像处理专题文章标签： fpga开发视频编解码 SDI 图像缩放图像处理

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1、前言
- 工程概述
- 免责声明
2、相关方案推荐
3、详细设计方案
4、工程源码1详解-->3G-SDI转HDMI，纯Verilog图像缩放方案
5、工程源码2详解-->3G-SDI转HD-SDI，纯Verilog图像缩放方案
6、工程源码3详解-->3G-SDI转HDMI，HLS图像缩放方案
7、工程源码4详解-->3G-SDI转HD-SDI，HLS图像缩放方案
8、工程移植说明
9、上板调试验证
- 准备工作
- 输出视频演示
10、福利：工程代码的获取

Zynq系列FPGA实现SDI视频编解码+图像缩放，基于GTX高速接口，提供4套工程源码和技术支持

1、前言

目前FPGA实现SDI视频编解码有两种方案：一是使用专用编解码芯片，比如典型的接收器GS2971，发送器GS2972，优点是简单，比如GS2971接收器直接将SDI解码为并行的YCrCb422，GS2972发送器直接将并行的YCrCb422编码为SDI视频，缺点是成本较高，可以百度一下GS2971和GS2972的价格；另一种方案是使用FPGA逻辑资源部实现SDI编解码，利用Xilinx系列FPGA的GTP/GTX资源实现解串，利用Xilinx系列FPGA的SMPTE SDI资源实现SDI编解码，优点是合理利用了FPGA资源，GTP/GTX资源不用白不用，缺点是操作难度大一些，对FPGA开发者的技术水平要求较高。有意思的是，这两种方案在本博这里都有对应的解决方案，包括硬件的FPGA开发板、工程源码等等。

工程概述

本设计基于Zynq系列的Zynq7100 FPGA开发板实现SDI视频编解码，输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子，也可以使用HD-SDI或者SD-SDI相机，因为本设计是三种SDI视频自适应的；同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子，然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能；然后差分SDI视频信号进入FPGA内部的GTX高速资源，实现数据高速串行到并行的转换，本博称之为解串；解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核，进行SDI视频解码操作并输出BT1120视频，至此，SDI视频解码操作已经完成，可以进行常规的图像处理操作了；

本设计的目的是做图像缩放后输出解码的SDI视频，针对目前市面上的主流项目需求，本博设计了两种输出方式，一种是HDMI输出，另一种是3G-SDI输出，这两种方式都需要对解码BT1120视频进行转RGB和图像缓存操作和图像缩放操作；图像缩放方案也提供了两种，一种是纯verilog方案，另一种是HLS方案；本设计使用BT1120转RGB模块实现视频格式转换；使用图像缩放模块实现对输入视频的图像缩放操作；使用本博常用的FDMA或者Xilinx官方的VDMA图像缓存架构实现图像3帧缓存，缓存介质为板载的PS端DDR3；也可以不要缓存直接输出，这种方式的优点是延时很低，适用于低延时场景；图像从DDR3读出后，进入HDMI发送模块输出HDMI显示器，这是HDMI输出方式；或者经过RGB转BT1120模块实现视频格式转换，然后视频进入SMPTE SD/HD/3G SDI IP核，进行SDI视频编码操作并输出SDI视频，再经过FPGA内部的GTX高速资源，实现并行数据到高速串行的转换，本博称之为串化，差分高速信号再进入板载的Gv8500芯片实现差分转单端和驱动增强的功能，SDI视频通过FPGA开发板的BNC座子输出，通过同轴线连接到SDI转HDMI盒子连接到HDMI显示器，这是SDI输出方式；本博客提供4套工程源码，具体如下：
在这里插入图片描述
现对上述4套工程源码做如下解释，方便读者理解：

工程源码1

开发板FPGA型号为Xilinx–>Xilinx-Zynq7100–xc7z100ffg900-2；输入视频为3G-SDI相机或者HDMI转3G-SDI盒子，输入分辨率为1920x1080@60Hz，输入视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA；再经过GTX将SDI视频解串为并行数据；再经过SMPTE SDI IP核将SDI解码BT1120数据；再经过BT1120转RGB模块将BT1120转换为RGB888视频；再经过自研的纯verilog实现的、支持任意比例缩放的图像缩放模块，将输入视频由1920x1080缩放为1280x720；再经过自研的FDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存；然后读出视频送入RGB转HDMI模块，将RGB888视频转换为HDMI视频，输出分辨率为1920x1080@60Hz背景下叠加显示1280x720的有效图像；最后通过HDMI显示器显示图像；该工程需要缓存，需要运行Zynq软核；适用于SDI转HDMI场景；

工程源码2

开发板FPGA型号为Xilinx–>Xilinx-Zynq7100–xc7z100ffg900-2；输入视频为3G-SDI相机或者HDMI转3G-SDI盒子，输入分辨率为1920x1080@60Hz，输入视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA；经过GTX将SDI视频解串为并行数据；再经过SMPTE SDI IP核将SDI解码BT1120数据；再经过BT1120转RGB模块将BT1120转换为RGB888视频；再经过自研的纯verilog实现的、支持任意比例缩放的图像缩放模块，将输入视频由1920x1080缩放为1280x720；再经过自研的FDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存；然后读出视频送RGB转BT1120模块，将RGB888视频转换为BT1120视频；再经过SMPTE SD/HD/3G SDI IP核，将BT1120视频编码为SDI视频；再经过FPGA内部的GTX高速资源，将SDI并行数据转换为高速串行信号；再经过板载的Gv8500芯片实现差分转单端和驱动增强后输出，输出分辨率为1280x720@60Hz，属于HD-SDI标准；最后使用SDI转HDMI盒子连接到HDMI显示器显示；该工程需要缓存，需要运行Zynq软核；适用于SDI转HDMI场景；

工程源码3

开发板FPGA型号为Xilinx–>Xilinx-Zynq7100–xc7z100ffg900-2；输入视频为3G-SDI相机或者HDMI转3G-SDI盒子，输入分辨率为1920x1080@60Hz，输入视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA；再经过GTX将SDI视频解串为并行数据；再经过SMPTE SDI IP核将SDI解码BT1120数据；再经过BT1120转RGB模块将BT1120转换为RGB888视频；再经过BT1120转RGB模块将BT1120转换为RGB888视频；再经过自研的纯HLS实现的、支持任意比例缩放的图像缩放模块，将输入视频由1920x1080缩放为1280x720；再经过Xilinx官方的VDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存；然后读出视频送入RGB转HDMI模块，将RGB888视频转换为HDMI视频，输出分辨率为1920x1080@60Hz背景下叠加显示1280x720的有效图像；最后通过HDMI显示器显示图像；该工程需要缓存，需要运行Zynq软核；适用于SDI转HDMI场景；

工程源码4

开发板FPGA型号为Xilinx–>Xilinx-Zynq7100–xc7z100ffg900-2；输入视频为3G-SDI相机或者HDMI转3G-SDI盒子，输入分辨率为1920x1080@60Hz，输入视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ后送入FPGA；经过GTX将SDI视频解串为并行数据；再经过SMPTE SDI IP核将SDI解码BT1120数据；再经过BT1120转RGB模块将BT1120转换为RGB888视频；再经过自研的纯HLS实现的、支持任意比例缩放的图像缩放模块，将输入视频由1920x1080缩放为1280x720；再经过Xilinx官方的VDMA图像缓存方案将视频写入PS侧DDR3做三帧缓存；然后读出视频送RGB转BT1120模块，将RGB888视频转换为BT1120视频；再经过SMPTE SD/HD/3G SDI IP核，将BT1120视频编码为SDI视频；再经过FPGA内部的GTX高速资源，将SDI并行数据转换为高速串行信号；再经过板载的Gv8500芯片实现差分转单端和驱动增强后输出，输出分辨率为1280x720@60Hz，属于HD-SDI标准；最后使用SDI转HDMI盒子连接到HDMI显示器显示；该工程需要缓存，需要运行Zynq软核；适用于SDI转HDMI场景；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、相关方案推荐

本博已有的 SDI 编解码方案

我的博客主页开设有SDI视频专栏，里面全是FPGA编解码SDI的工程源码及博客介绍；既有基于GS2971/GS2972的SDI编解码，也有基于GTP/GTX资源的SDI编解码；既有HD-SDI、3G-SDI，也有6G-SDI、12G-SDI等；专栏地址链接如下：
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本博已有的FPGA图像缩放方案

我的主页目前有FPGA图像缩放专栏，改专栏收录了我目前手里已有的FPGA图像缩放方案，从实现方式分类有基于HSL实现的图像缩放、基于纯verilog代码实现的图像缩放；从应用上分为单路视频图像缩放、多路视频图像缩放、多路视频图像缩放拼接；从输入视频分类可分为OV5640摄像头视频缩放、SDI视频缩放、MIPI视频缩放等等；以下是专栏地址：
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本方案的无缩放应用

本方案有无缩放版本的应用，只做SDI视频编解码，之前专门写过一篇博客，博客地址链接如下：
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本方案在Xilinx–Kintex系列FPGA上的应用

本方案在Xilinx–Kintex系列FPGA上的也有应用，之前专门写过一篇博客，博客地址链接如下：
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3、详细设计方案

设计原理框图

设计原理框图如下：
在这里插入图片描述
注意！！！！
注意！！！！
紫色箭头：有缓存3G-SDI输出路径
绿色箭头：有缓存HDMI输出路径

SDI 输入设备

SDI 输入设备可以是SDI相机，代码兼容HD/SD/3G-SDI三种模式；SDI相机相对比较贵，预算有限的朋友可以考虑用HDMI转SDI盒子模拟SDI相机，这种盒子某宝一百块左右；当使用HDMI转SDI盒子时，输入源可以用笔记本电脑，即用笔记本电脑通过HDMI线连接到HDMI转SDI盒子的HDMI输入接口，再用SDI线连接HDMI转SDI盒子的SDI输出接口到FPGA开发板，如下：
在这里插入图片描述

Gv8601a 均衡器

Gv8601a芯片实现单端转差分和均衡EQ的功能，这里选用Gv8601a是因为借鉴了了Xilinx官方的方案，当然也可以用其他型号器件。Gv8601a均衡器原理图如下：
在这里插入图片描述

GTX 解串与串化

本设计使用Xilinx特有的GTX高速信号处理资源实现SDI差分视频信号的解串与串化，对于SDI视频接收而言，GTX起到解串的作用，即将输入的高速串行的差分信号解为并行的数字信号；对于SDI视频发送而言，GTX起到串化的作用，即将输入的并行的数字信号串化为高速串行的差分信号；GTX的使用一般需要例化GTX IP核，通过vivado的UI界面进行配置，但本设计需要对SD-SDI、HD-SDI、3G-SDI视频进行自动识别和自适应处理，所以需要使得GTX具有动态改变线速率的功能，该功能可通过DRP接口配置，也可通过GTX的rate接口配置，所以不能使用vivado的UI界面进行配置，而是直接例化GTX的GTXE2_CHANNEL和GTXE2_COMMON源语直接使用GTX资源；此外，为了动态配置GTX线速率，还需要GTX控制模块，该模块参考了Xilinx的官方设计方案，具有动态监测SDI模式，动态配置DRP等功能；该方案参考了Xilinx官方的设计；GTX 解串与串化模块代码架构如下：
在这里插入图片描述

SMPTE SD/HD/3G SDI IP核

SMPTE SD/HD/3G SDI IP核是Xilinx系列FPGA特有的用于SDI视频编解码的IP，该IP配置使用非常简单，vivado的UI界面如下：
在这里插入图片描述
SMPTE SD/HD/3G SDI IP核必须与GTX配合才能使用，对于SDI视频接收而言，该IP接收来自于GTX的数据，然后将SDI视频解码为BT1120视频输出，对于SDI视频发送而言，该IP接收来自于用户侧的的BT1120视频数据，然后将BT1120视频编码为SDI视频输出；该方案参考了Xilinx官方的设计；SMPTE SD/HD/3G SDI IP核代码架构如下：
在这里插入图片描述

BT1120转RGB

BT1120转RGB模块的作用是将SMPTE SD/HD/3G SDI IP核解码输出的BT1120视频转换为RGB888视频，它由BT1120转CEA861模块、YUV422转YUV444模块、YUV444转RGB888三个模块组成，该方案参考了Xilinx官方的设计；BT1120转RGB模块代码架构如下：
在这里插入图片描述

纯Verilog图像缩放模块详解

工程源码1、2的图像缩放模块使用纯Verilog方案，功能框图如下，由跨时钟FIFO、插值+RAM阵列构成，跨时钟FIFO的目的是解决跨时钟域的问题，比如从低分辨率视频放大到高分辨率视频时，像素时钟必然需要变大，这是就需要异步FIFO了，插值算法和RAM阵列具体负责图像缩放算法层面的实现；
在这里插入图片描述
插值算法和RAM阵列以ram和fifo为核心进行数据缓存和插值实现，设计架构如下：

图像缩放模块代码架构如下：模块的例化请参考工程源码的顶层代码；

图像缩放模块FIFO的选择可以调用工程对应的vivado工具自带的FIFO IP核，也可以使用纯verilog实现的FIFO，可通过接口参数选择，图像缩放模块顶层接口如下：

module helai_video_scale #(
	//---------------------------Parameters----------------------------------------
	parameter FIFO_TYPE          =	"xilinx",		// "xilinx" for xilinx-fifo ; "verilog" for verilog-fifo
	parameter DATA_WIDTH         =	8       ,		//Width of input/output data
	parameter CHANNELS           =	1       ,		//Number of channels of DATA_WIDTH, for color images
	parameter INPUT_X_RES_WIDTH  =	11      		//Widths of input/output resolution control signals	
)(
	input                            i_reset_n         ,    // 输入--低电平复位信号
	input  [INPUT_X_RES_WIDTH-1:0]   i_src_video_width ,	// 输入视频--即缩放前视频的宽度
	input  [INPUT_X_RES_WIDTH-1:0]   i_src_video_height,	// 输入视频--即缩放前视频的高度
	input  [INPUT_X_RES_WIDTH-1:0]   i_des_video_width ,	// 输出视频--即缩后前视频的宽度
	input  [INPUT_X_RES_WIDTH-1:0]   i_des_video_height,	// 输出视频--即缩后前视频的高度
	input                            i_src_video_pclk  ,	// 输入视频--即缩前视频的像素时钟
	input                            i_src_video_vs    ,	// 输入视频--即缩前视频的场同步信号,必须为高电平有效
	input                            i_src_video_de    ,	// 输入视频--即缩前视频的数据有效信号,必须为高电平有效
	input  [DATA_WIDTH*CHANNELS-1:0] i_src_video_pixel ,	// 输入视频--即缩前视频的像素数据
	input                            i_des_video_pclk  ,	// 输出视频--即缩后视频的像素时钟,一般为写入DDR缓存的时钟
	output                           o_des_video_vs    ,	// 输出视频--即缩后视频的场同步信号,高电平有效
	output                           o_des_video_de    ,	// 输出视频--即缩后视频的数据有效信号,高电平有效
	output [DATA_WIDTH*CHANNELS-1:0] o_des_video_pixel 		// 输出视频--即缩后视频的像素数据
);

FIFO_TYPE选择原则如下：
1：总体原则，选择"xilinx"好处大于选择"verilog"；
2：当你的FPGA逻辑资源不足时，请选"xilinx"；
3：当你图像缩放的视频分辨率较大时，请选"xilinx"；
4：当你的FPGA没有FIFO IP或者FIFO IP快用完了，请选"verilog"；
5：当你向自学一下异步FIFO时，，请选"verilog"；
6：不同FPGA型号对应的工程FIFO_TYPE参数不一样，但选择原则一样，具体参考代码；

2种插值算法的整合与选择
本设计将常用的双线性插值和邻域插值算法融合为一个代码中，通过输入参数选择某一种算法；
具体选择参数如下：

input  wire i_scaler_type //0-->bilinear;1-->neighbor

通过输入i_scaler_type 的值即可选择；

输入0选择双线性插值算法；
输入1选择邻域插值算法；

代码里的配置如下：
在这里插入图片描述

纯Verilog图像缩放模块使用

图像缩放模块使用非常简单，顶层代码里设置了四个参数，举例如下：
在这里插入图片描述
上图视频通过图像缩放模块但不进行缩放操作，旨在掌握图像缩放模块的用法；如果需要将图像放大到1080P，则修改为如下：

当然，需要修改的不仅仅这一个地方，FDMA的配置也需要相应修改，详情请参考代码，但我想要证明的是，图像缩放模块使用非常简单，你都不需要知道它内部具体怎么实现的，上手就能用；

HLS图像缩放详解

工程源码3、4的图像缩放采用HLS方案C++代码实现，并综合成RTL后封装为IP，可在vivado中调用该IP，关于这个方案详情，请参考我之前的博客，博客链接如下：
点击直接前往
该IP在vivado中的综合资源占用情况如下：
在这里插入图片描述
HLS图像缩放需要在SDK中运行驱动和用户程序才能正常工作，我在工程中给出了C语言程序，具体参考工程源码；HLS图像缩放在Block Design设计如下图：

图像缓存

图像缓存方案有两种；一是自研的FDMA图像缓存架构，二是Xilinx官方的的VDMA图像缓存架构；缓存介质为PS端DDR3；FDMA图像缓存架构由FDMA、FDMA控制器、缓存帧选择器构成；图像缓存使用Xilinx vivado的Block Design设计，如下图：
在这里插入图片描述
关于FDMA更详细的介绍，请参考我之前的博客，博文链接如下：
点击直接前往

VDMA图像缓存架构由VDMA、AXI互联IP构成；图像缓存使用Xilinx vivado的Block Design设计，如下图：
在这里插入图片描述

视频读取控制

FDMA图像缓存架构使用VGA时序模块完成视频读取控制，VGA时序模块负责产生VGA时序，他有两个作用，一是控制FDMA控制器从DDR3中读出缓存的视频，二是将同步后的VGA视频送入下一级模块，在HDMI输出方式下VGA时序模块的像素时钟由用户提供；在SDI输出方式下VGA时序模块的像素时钟由SMPTE SD/HD/3G SDI IP核的发送用户时钟提供，在不同的SDI模式下像素时钟不同，比如在3G-SDI模式下像素时钟为148.5M，在HD-SDI的720P@60Hz模式下像素时钟为74.25M；HDMI输出方式下的VGA时序模块代码架构如下：
在这里插入图片描述
SDI输出方式下的VGA时序模块代码架构如下：

VDMA图像缓存架构使用VTC+AXI4-Stream To Video Out架构完成视频读取控制，架构如下：

HDMI输出

在HDMI输出方式下，使用HDMI输出模块将RGB视频编码为HDMI差分信号，HDMI输出模块采用verilog代码手写，可以用于FPGA的HDMI发送应用，代码如下：
在这里插入图片描述
关于这个模块，请参考我之前的博客，博客地址：点击直接前往

RGB转BT1120

在SDI输出方式下需要使用该模块；RGB转BT1200模块的作用是将用户侧的RGB视频转换为BT1200视频输出给SMPTE SD/HD/3G SDI IP核；RGB转BT1120模块由RGB888转YUV444模块、YUV444转YUV422模块、SDI视频编码模块、数据嵌入模块组成，该方案参考了Xilinx官方的设计；BT1120转RGB模块代码架构如下：
在这里插入图片描述

Gv8500 驱动器

Gv8500芯片实现差分转单端和增强驱动的功能，这里选用Gv8500是因为借鉴了了Xilinx官方的方案，当然也可以用其他型号器件。Gv8500驱动器原理图如下：
在这里插入图片描述

SDI转HDMI盒子

在SDI输出方式下需要使用到SDI转HDMI盒子，因为我手里的显示器没有SDI接口，只有HDMI接口，为了显示SDI视频，只能这么做，当然，如果你的显示器有SDI接口，则可直接连接显示，我的SDI转HDMI盒子在某宝购买，不到100块；

工程源码架构

本博客提供4套工程源码，以工程源码1为例，vivado Block Design设计如下，其他工程与之类似，Block Design设计为图像缓存架构的部分：
在这里插入图片描述
以工程源码1为例，使工程源码架构如下，其他工程与之类似：

FDMA图像缓存架构虽然不需要SDK配置，但FDMA的AXI4接口时钟由Zynq提供，所以需要运行SDK程序才能启动Zynq，从而为PL端逻辑提供时钟；由于不需要SDK配置，所以SDK软件代码就变得极度简单，只需运行一个“Hello World”即可，如下：
在这里插入图片描述
VDMA图像缓存架构则需要SDK配置，代码架构如下：

4、工程源码1详解–>3G-SDI转HDMI，纯Verilog图像缩放方案

开发板FPGA型号：Xilinx-Zynq7100–xc7z100ffg900-2；
开发环境：Vivado2019.1；
输入：3G-SDI相机或HDMI转SDI盒子，分辨率1920x1080@60Hz；
输出：HDMI ，1920x1080@60Hz背景下叠加显示1280x720的有效图像；
图像缩放方案：自研纯Verilog图像缩放；
图像缩放实例：1920x1080缩放到1280x720；
图像缓存方案：自研FDMA方案；
图像缓存介质：PS端DDR3；
工程作用：此工程目的是让读者掌握Zynq系列FPGA实现SDI转HDMI的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
在这里插入图片描述

5、工程源码2详解–>3G-SDI转HD-SDI，纯Verilog图像缩放方案

开发板FPGA型号：Xilinx-Zynq7100–xc7z100ffg900-2；
开发环境：Vivado2019.1；
输入：3G-SDI相机或HDMI转SDI盒子，分辨率1920x1080@60Hz；
输出：HD-SDI，分辨率1280x720@60Hz；
图像缩放方案：自研纯Verilog图像缩放；
图像缩放实例：1920x1080缩放到1280x720；
图像缓存方案：自研FDMA方案；
图像缓存介质：PS端DDR3；
工程作用：此工程目的是让读者掌握Zynq系列FPGA实现SDI转HDMI的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
在这里插入图片描述

6、工程源码3详解–>3G-SDI转HDMI，HLS图像缩放方案

开发板FPGA型号：Xilinx-Zynq7100–xc7z100ffg900-2；
开发环境：Vivado2019.1；
输入：3G-SDI相机或HDMI转SDI盒子，分辨率1920x1080@60Hz；
输出：HDMI ，1920x1080@60Hz背景下叠加显示1280x720的有效图像；
图像缩放方案：自研纯HLS图像缩放；
图像缩放实例：1920x1080缩放到1280x720；
图像缓存方案：官方VDMA方案；
图像缓存介质：PS端DDR3；
工程作用：此工程目的是让读者掌握Zynq系列FPGA实现SDI转HDMI的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
在这里插入图片描述

7、工程源码4详解–>3G-SDI转HD-SDI，HLS图像缩放方案

开发板FPGA型号：Xilinx-Zynq7100–xc7z100ffg900-2；
开发环境：Vivado2019.1；
输入：3G-SDI相机或HDMI转SDI盒子，分辨率1920x1080@60Hz；
输出：HD-SDI，分辨率1280x720@60Hz；
图像缩放方案：自研纯Verilog图像缩放；
图像缩放实例：1920x1080缩放到1280x720；
图像缓存方案：官方VDMA方案；
图像缓存介质：PS端DDR3；
工程作用：此工程目的是让读者掌握Zynq系列FPGA实现SDI转HDMI的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
在这里插入图片描述

8、工程移植说明

vivado版本不一致处理

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；
在这里插入图片描述
3：如果你的vivado版本高于本工程vivado版本，解决如下：

打开工程后会发现IP都被锁住了，如下：

此时需要升级IP，操作如下：