牛客网Verilog刷题——VL30

题目

  实现串并转换电路，输入端输入单bit数据，每当本模块接收到6个输入数据后，输出端输出拼接后的6bit数据。本模块输入端与上游的采用valid-ready双向握手机制，输出端与下游采用valid-only握手机制。数据拼接时先接收到的数据放到data_b的低位。
  电路的接口如下图所示。valid_a用来指示数据输入data_a的有效性，valid_b用来指示数据输出data_b的有效性；ready_a用来指示本模块是否准备好接收上游数据，本模块中一直拉高；clk是时钟信号；rst_n是异步复位信号。

  模块的时序图如下：

 &esmp;输入输出接口如下。

信号	类型	输入/输出	位宽	描述
clk	wire	Intput	1	系统时钟信号
rst_n	wire	Intput	1	异步复位信号，低电平有效
valid_a	wire	Intput	1	输入数据有效
data_a	wire	Intput	1	输入单比特数据
ready_a	reg	Output	1	指示本模块是否准备好接收上游数据
valid_b	reg	Output	1	指示输出数据有效
data_b	reg	Output	6	输出6比特并行数据

答案

`timescale 1ns/1ns

module s_to_p(
	input 				clk 		,   
	input 				rst_n		,
	input				valid_a		,
	input	 			data_a		,
 
 	output	reg 		ready_a		,
 	output	reg			valid_b		,
	output  reg [5:0] 	data_b
);
reg	[2:0]		cnt;//计数器
wire			s_valid_b; //输出有效信号
wire	[5:0]	s_data_b; //数据拼接
reg		[5:0]	sr_data_b; //数据拼接

//计数器
always @(posedge clk or negedge rst_n)
	if(!rst_n)
		cnt <= 'd0;
	else if(valid_a)
		if(cnt == 'd5)
			cnt <= 'd0;
		else
			cnt <= cnt + 1'd1;
	else
		cnt <= cnt;

//输出有效信号
assign s_valid_b = (cnt == 'd5) ? 1'b1 : 1'b0;
always @(posedge clk or negedge rst_n)
	if(!rst_n)
		valid_b <= 1'b0;
	else
		valid_b <= s_valid_b;

//输出串转并数据
assign s_data_b = {data_a,sr_data_b[5:1]};
always @(posedge clk or negedge rst_n)
	if(!rst_n)
		sr_data_b <= 'd0;
	else if(valid_a)
		sr_data_b <= s_data_b;
	else
		sr_data_b <= sr_data_b;

always @(posedge clk or negedge rst_n)
	if(!rst_n)
		data_b <= 'd0;
	else if(s_valid_b)
		data_b <= s_data_b;
	else
		data_b <= data_b;

//		
always @(posedge clk or negedge rst_n)
	if(!rst_n)
		ready_a <= 1'b0;
	else
		ready_a <= 1'b1;
endmodule