Vivado使用进阶：读懂用好Timing Report

本篇是《Vivado使用误区与进阶》系列的最后一章，关于FPGA的时序分析。

XDC 约束技巧》系列中讨论了XDC 约束的设置方法、约束思路和一些容易混淆的地方。我们提到过约束是为了设计服务，写入 Vivado®中 的 XDC 实际上就是用户设定的目标，Vivado对 FPGA 设计的实现过程必须以满足 XDC 中的约束为目标进行。那我们如何验证实现后的设计有没有满足时序要求？又如何在开始布局布线前判断某些约束有没有成功设置？或是验证约束的优先级？这些都要用到 Vivado 中的静态时序分析工具。

静态时序分析

静态时序分析（Static Timing Analysis）简称 STA，采用穷尽的分析 方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误并报告。 STA 不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少、覆盖率极高，不仅可以对芯片设计进行全面的时序功能检查，而且还可以利用时序分析的结果来优化设计。所以 STA 不仅是数字集成电路设计 Timing Sign-off 的必备手段，也越来越多地被用到设计的验证调试工 作中。 STA 在 FPGA 设计中也一样重要，但不同于一般数字集成电路的设计，FPGA 设计中的静态时序分析工具一般都整合在芯片厂