操作数改进

操作数改进

1、两态和四态类型数据的运算
全两态类型的运算使用Verilog运算法则
Verilog对大多数操作数类型的混合运算都制定了相应规则。
SystemVerilog包含了Verilog没有涉及的两态类型数据的运算，从而对这些规则进行了扩展。对SystemVerilog新类型的运算按照相同的Verilog规则进行。这就意味着对结果的每一位，大部分运算会返回0、1或X。当对两态类型进行运算时，一般很少会遇到X结果。不过对两态类型的一些运算会产生X，如除以0产生的错误。
2、类型强制转换
SystemVerilog增加了类型强制转换操作符
类型强制转换使设计者可以指定在表达式计算期间的任何地方进行转换，而不只是作为赋值的一部分。

类型强制转换的语法为：type'(表达式)

3、尺寸强制转换
向量的位宽可以强制转换为不同尺寸
允许将表达式的位数强制转换为不同的尺寸。可以使用显示强制转换设置操作数的位数，也可以设置操作结果的位数。

尺寸强制转换操作的语法为
size'(表达式)

logic[15:0] a,b,c,sum;//16位宽
logic carry;//1位宽
sum = a+16'(5);//转换操作
{carry,sum} =17'(a+3);//转换结果
sum=a+16'(b-2)/c;//转换中间结果

如果转换后的表达式位数比原来小，则截去表达式左端最高位。如果转换后的表达式位数比原来大，则进行高位扩展。无符号表达式用0进行扩展。有符号表达式用符号位扩展。这种规则与将一个表达式赋值给位数不同的变量或线网时的操作是一样的。
4、符号强制转换
SystemVerilog确定操作结果是有符号还是无符号数的规则Verilog一致。SystemVerilog还可以显示强制转换值的符号。不管是操作数还是操作的结果都可以强制转换符号。

符号强制转换操作的语法为
signed'(表达式)
unsigned'(表达式)

sum = signed'(a) + signed'(a);//强制转换操作数
if(unsigned'(a-b) <=5)//强制转换中间结果

SystemVerilog的符号强制转换操作与Verilog中的系统函数$signed和 $unsigned执行相同的转换。