HDLBits学习笔记【1~8】basic

        前言：大二上学期的时候了解过一点的verilog语言，是基于robei的，现在想学习一下fpga,于是再次拾起了我仅仅记得的verilog语言，开始fpga的入门学习。

所有翻译基于翻译软件和自己理解，本人英语渣渣，仅供自己学习和交流

一、Wire

        在Verilog中，wire是一种建模元素，用于表示通信信号线。它被用于表示变量或者信号线是从一个模块传递到另一个模块的。 wire在Verilog代码中通常用来连接模块中的输入输出端口。

它通常用于建模组合逻辑电路，因为它们可以很容易地实现多路复用器，选择器和分配器等电路。 wire可以将多个信号连接在一起，因此它可以用于传递多个值或位。

在一个模块中，wire用于连接不同端口的信号，而在另一个模块中，wire则表示外部信号线。可赋值性很广，可以被赋任何值。

        创建一个具有一个输入和一个输出的模块，其行为类似于线。

        与物理线不同，Verilog中的线(和其他信号)是定向的。这意味着信息只在一个方向上流动，从(通常是一个)源流向接收器(源也经常被称为驱动器，它在wire上驱动着值)。在Verilog“连续赋值”(assign left_side = right_side;)中，右侧信号的值被驱动到左侧的导线上。赋值是“连续的”，因为即使右边的值发生了变化，赋值也会一直持续下去。连续的赋值不是一次性的。

模块上的端口也有一个方向(通常是输入或输出)。输入端口由模块外部的东西驱动，而输出端口则驱动模块外部的东西。当从模块内部查看时，输入端口是驱动器或源，而输出端口是接收器。

        下面的图表说明了电路的每个部分如何对应 Verilog 代码的每个位。模块和端口声明创建电路的黑色部分。您的任务是通过添加要连接到外部的赋值语句来创建连接(绿色)。盒子外面的部件不用你操心，但是你应该知道你的电路是通过连接信号从我们的测试装置到你的 top _ module 上的端口来测试的。

         除了连续赋值之外，Verilog 还有三种其他的赋值类型用于过程块，其中两种是可合成的。在我们开始使用过程块之前，我们不会使用它们。

module top_module( input in, output out );
	assign out = in;
endmodule

二、Wire4

        创建一个具有3个输入和4个输出的模块，其行为类似于连接这些连接的导线:

        a -> w

        b -> x

        b -> y

        c -> z

        当有多个赋值语句时，它们在代码中的出现顺序并不重要。与编程语言不同，赋值语句(“连续赋值”)描述事物之间的连接，而不是将值从一个事物复制到另一个事物的动作。

        一个潜在的混淆来源，也许现在应该澄清: 这里的绿色箭头表示wire之间的连接，但本身并不是wire(不太明白，可能就是说a是wire，w是wire，但是两者的连接不是通过wire)。模块本身已经声明了7个wire(命名为 a、 b、 c、 w、 x、 y 和 z)。这是因为输入和输出声明实际上声明了一个wire，除非另有说明。x写input wire a与input a相同。因此，赋值语句不是创建wire，而是在已经存在的7个wire之间创建连接。 

module top_module( 
    input a,b,c,
    output w,x,y,z );
	assign w = a;
    assign x = b;
    assign y = b;
    assign z = c;
endmodule

 

module top_module( 
    input a,b,c,
    output w,x,y,z );
    assign {w,x,y,z}={a,b,b,c};
endmodule

三、Notgate

或

module top_module( input in, output out );
	assign out = ~in;
endmodule

四、Andgate

与

module top_module( 
    input a, 
    input b, 
    output out );
	assign out = a&b;
endmodule

五、Norgate

非

module top_module( 
    input a, 
    input b, 
    output out );
    assign out = ~(a|b);
endmodule

六、Xnorgate

相等比较器，异或取反，相等为1，不等为0

module top_module( 
    input a, 
    input b, 
    output out );
	assign out = ~（a^b）;
endmodule

七、Wire decl

`default_nettype none
module top_module(
    input a,
    input b,
    input c,
    input d,
    output out,
    output out_n   ); 
    
    wire one;
    wire two;
    
  	assign out = one|two;
    assign out_n = ~(one|two);
    assign one = a&b;
    assign two = c&d;

endmodule

 八、7458

module top_module ( 
    input p1a, p1b, p1c, p1d, p1e, p1f,
    output p1y,
    input p2a, p2b, p2c, p2d,
    output p2y );
	
    assign p2y = (p2a&p2b)|(p2c&p2d);
    assign p1y = (p1a&p1b&p1c)|(p1d&p1e&p1f);

endmodule