vivado学习——仿真

最新推荐文章于 2025-03-27 10:34:23 发布
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本文介绍了如何使用Vivado进行Verilog代码的仿真验证。通过创建仿真文件tb_Fre.v，设置时钟和复位信号，然后调用设计模块FreDivDou进行仿真。仿真运行后，观察不同输出信号的频率，如div2_o、div3_o、div4_o、dou2_o和dout3_o，以验证设计的正确性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

erilog的代码编写完成了，代码是否正确，需要经过仿真的验证。

打开FreDivDou的工程，

点击Sources中的“+”，

选择添加仿真文件，点击“Next”，

点击“Create File”，

File Type选择Verilog，File name填写仿真文件名称，点击OK，

点击Finish，

点击OK，

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icysmile131
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