STM32中断相关知识总结

STM32中断相关知识总结

一：中断是什么？

中断是指处理器运行过程中，出现某些意外情况，CPU能自动停止正在运行的程序并转入处理新情况的程序（中断服务函数），处理完毕后又返回原被暂停的程序继续运行。
CM3和CM7 内核支持 256 个中断，其中包含了 16 个内核中断和 240 个外部中断，并且具有 256级的可编程中断设置。但 STM32 并没有使用 CM3或CM7 内核的全部东西，而是只用了它的一部分。STM32F1系列有 84 个中断，包括 16 个内核中断和 68 个可屏蔽中断，STM32F767xx总共有118个中断，包括10个内核中断和108个可屏蔽中断，他们都具有16级可编程的中断优先级。我们经常使用的一般是它们的可屏蔽中断。

二：什么是可屏蔽中断和不可屏蔽中断？
1：可由程序控制其屏蔽的中断称为可屏蔽中断。
2：不能由程序控制其屏蔽，处理机一定要立即处理的中断称为非屏蔽中断或不可屏蔽中断。
不可屏蔽中断主要用于断电、电源故障等必须立即处理的情况

三：内核中断和外部中断
STM32的内核中断

STM32的外部中断

四：什么是中断优先级
在实际系统中，常常遇到多个中断源同时请求中断的情况，这时CPU必须确定首先为哪一个中断源服务，以及服务的次序。解决的方法是中断优先排队，即根据中断源请求的轻重缓急，排好中断处理的优先次序即优先级( Priority )，又称优先权，先响应优先级最高的中断请求。另外，当CPU正在处理某一中断时，要能响应另一个优先级更高的中断请求，而屏蔽掉同级或较低级的中断请求，形成中断嵌套。优先级的数值越小，则优先级越高。CM3 支持中断嵌套，使得高优先级异常会抢占(preempt)低优先级异常。
CM3 支持 3 个固定的高优先级和多达 256 级的可编程优先级，为了使抢占机能变得更可控，CM3 还把 256 级优先级按位分成高低两段，分别是抢占优先级和亚优先级，使得其最多支持 128级抢占，因为至少有一个位代表亚优先级。但是，绝大多数 CM3 芯片都会精简设计，以致实际上支持的优先级数会更少，如 8 级，16 级，32 级等。它们在设计时会裁掉表达优先级的几个低端有效位，以达到减少优先级数的目的。

NVIC 中有一个寄存器是“应用程序中断及复位控制寄存器”（ARICR），它里面有一个位段名为“优先级组”。该位段的值对每一个优先级可配置的异常都有影响——把其优先级分为个位段：MSB 所在的位段（左边的）对应抢占优先级，而 LSB 所在的位段（右边的）对应亚优先级，如表 7－4 所示

实际在使用过程中STM32裁掉了第0-3位，以达到减少优先级数的目的。将中断分为5个组，组0-4，与上述分组恰好相反。该分组的设置是由SCB->AIRCR 寄存器的 bit10~8 来定义的。
通过这个表，可以清楚的看到组 0-4 对应的配置关系，例如分组设置为 3，那么此时所有的中断，每个中断的中断优先寄存器的高四位中的最高 3 位是抢占优先级，低 1 位是响应优先级。每个中断，你可以设置抢占优先级为 0-7，响应优先级为 1 或 0。抢占优先级的级别高于响应优先级。而数值越小所代表的优先级就越高。

五：抢占优先级和响应优先级的区别？
1：高优先级的抢占优先级可以打断正在进行的低抢占优先级中断。
2：抢占优先级相同的中断、高优先级不可以打断低响应优先级的中断。
3：抢占优先级相同的中断，当两个中断同时发生的情况下，哪个响应优先级高，哪个先执行。
4：如果两个中断的抢占优先级和响应优先级都是一样的话，则看哪个中断先发生就先执行。
实例说明：假定设置中断优先级组为 2，然后设置
中断 3(RTC 中断)的抢占优先级为 2，响应优先级为 1。
中断 6（外部中断 0）的抢占优先级为 3，响应优先级为 0。
中断 7（外部中断 1）的抢占优先级为 2，响应优先级为 0。
那么这 3 个中断的优先级顺序为：中断 7>中 断 3>中断 6。中断 3 和中断 7 都可以打断中断 6 的中断。而中断 7 和中断 3 却不可以相互打断！

六：中断优先级分组函数

//设置 NVIC 分组
//NVIC_Group：NVIC 分组 0~4 总共 5 组 
void MY_NVIC_PriorityGroupConfig(u8 NVIC_Group)
{ 
u32 temp，temp1; 
//为什么取“反”，注意优先级分组的标志，111对应组0，110对应组1
//可以看到都是相应的组号取反后的结果
temp1=(~NVIC_Group)&0x07;//取后三位
temp1<<=8;
temp=SCB->AIRCR; //读取先前的设置
temp&=0X0000F8FF; //清空先前分组
temp|=0X05FA0000; //写入钥匙
temp|=temp1; //写入优先级分组
SCB->AIRCR=temp; //设置分组
}

STM32 的 5 个分组是通过设置 SCB->AIRCR 的 BIT[10:8]来实现的， SCB->AIRCR 的修改需要通过在高 16 位写入 0X05FA 这个密钥才能修改的，故在设置 AIRCR 之前，应该把密钥加入到要写入的内容的高 16 位，以保证能正常的写入 AIRCR。在修改 AIRCR 的时候，我们一般采用读-改-写的步骤，来实现不改变 AIRCR 原来的其他设置。

七：什么是中断向量表
当发生了异常/中断并且要响应它时，CM3 需要定位其处理例程（中断服务函数）的入口地址。这些入口地址存储在所谓的“（异常）向量表”中

该向量表便定义了相关硬件发生中断时中断处理函数的入口地址。

八：STM32响应中断的处理过程（摘自Cotex-M3权威指南（中文）第七章）

当中断输入脚被 assert 后，该中断就被悬起。即使后来中断源取消了中断请求，已经被标记成悬起的中断也被记录下来。到了系统中它的优先级最高的时候，就会得到响应。
但是，如果在某个中断得到响应之前，其悬起状态被清除了（例如，在 PRIMASK 或FAULTMASK 置位的时候软件清除了悬起状态标志），则中断被取消，如图 7.9 所示。

当某中断的服务例程开始执行时，就称此中断进入了“活跃”状态，并且其悬起位会被硬件自动清除，如图 7.10 所示。在一个中断活跃后，直到其服务例程执行完毕，并且返回（亦称为中断退出，第九章详细讨论）了，才能对该中断的新请求予以响应（即单实例）。
当然，新请求的响应亦是由硬件自动清零悬起标志位。中断服务例程也可以在执行过程中把自己对应的中断重新悬起（使用时要注意避免进入“死循环”——译注）

如果中断源咬住请求信号不放，该中断就会在其上次服务例程返回后再次被置为悬起状态，如图 7.11 所示。这一点上 CM3 和传统的 ARM7TDMI 是相同的

另一方面，如果某个中断在得到响应之前，其请求信号以若干的脉冲的方式呈现，则被视为只有一次中断请求，多出的请求脉冲全部错失——这是中断请求太快，以致于超出处理器反应限度的情况。如图 7.12 所示。

九：中断设置相关寄存器

NVIC(nested vector interupt controller)向量中断控制器

typedef struct
{
 __IO uint32_t ISER[8]; //中断使能寄存器组
 uint32_t RESERVED0[24];
 __IO uint32_t ICER[8]; //中断除能寄存器组
 uint32_t RSERVED1[24];
 __IO uint32_t ISPR[8]; //中断挂起控制寄存器组
 uint32_t RESERVED2[24];
 __IO uint32_t ICPR[8]; //中断解挂控制寄存器组
 uint32_t RESERVED3[24];
 __IO uint32_t IABR[8]; //中断激活标志位寄存器组
 uint32_t RESERVED4[56];
 __IO uint8_t IP[240]; //中断优先级控制寄存器组
 uint32_t RESERVED5[644];
 __O uint32_t STIR; //软件触发中断寄存器组
} NVIC_Type;

ISER[8]：ISER 全称是：Interrupt Set-Enable Registers，这是一个中断使能寄存器组。 CM3 内核支持 256 个中断，这里用 8 个 32 位寄存器来控制，每个位控制一个中断。但是STM32 的可屏蔽中断最多只有 68 个（互联型），所以对我们来说，有用的就是三个（ISER[0~2]]），总共可以表示 96 个中断。而 STM32 只用了其中的前 68 位。ISER[0]的 bit0~31 分别对应中断0~31；ISER[1]的 bit0~32 对应中断 32~63；ISER[2]的 bit0~3 对应中断 64~67；这样总共 68 个中断就分别对应上了。你要使能某个中断，必须设置相应的 ISER 位为 1，使该中断被使能(这里仅仅是使能，还要配合中断分组、屏蔽、IO 口映射等设置才算是一个完整的中断设置)。
ICER[8]：全称是：Interrupt Clear-Enable Registers，是一个中断除能寄存器组。该寄存器组与 ISER 的作用恰好相反，是用来清除某个中断的使能的。其对应位的功能，也和 ICER 一样。这里要专门设置一个 ICER 来清除中断位，而不是向 ISER 写 0 来清除，是因为 NVIC 的这些寄存器都是写 1 有效的，写 0 是无效的。具体为什么这么设计，是因为通过这种方式，使能／除能中断时只需把“当事位”写成1，其它的位可以全部为零。再也不用像以前那样，害怕有些位被写入 0 而破坏其对应的中断设置（写 0 没有效果），从而实现每个中断都可以自顾地设置，而互不侵犯——只需单一的写指令，不再需要读‐改‐写。

ISPR[8]：全称是：Interrupt Set-Pending Registers，是一个中断挂起控制寄存器组。如果中断发生时，正在处理同级或高优先级异常，或者被掩蔽，则中断不能立即得到响应。此时中断被悬起。中断的悬起状态可以通过“中断设置悬起寄存器(SETPEND)”和“中断悬起清除寄存器(CLRPEND)”来读取，还可以写它们来手工悬起中断。每个位对应的中断和 ISER 是一样的。通过置 1，可以将正在进行的中断挂起，而执行同级或更高级别的中断。写 0 是无效的。
ICPR[8]：全称是：Interrupt Clear-Pending Registers，是一个中断解挂控制寄存器组。其作用与 ISPR 相反，对应位也和 ISER 是一样的。通过设置 1，可以将挂起的中断接挂。写 0 无效。

IABR[8]：全称是：Interrupt Active Bit Registers，是一个中断激活标志位寄存器组。对应位所代表的中断和 ISER 一样，如果为 1，则表示该位所对应的中断正在被执行。这是一个只读寄
存器，通过它可以知道当前在执行的中断是哪一个。在中断执行完了由硬件自动清零。由于支持嵌套，允许高优先级异常抢占某个ISR。然而，哪怕一个中断被抢占，其活动状态也依然为1。

IP[240]：全称是：Interrupt Priority Registers，是一个中断优先级控制的寄存器组。这个寄
存器组相当重要！STM32 的中断分组与这个寄存器组密切相关。IP 寄存器组由 240 个 8bit 的寄存器组成，每个可屏蔽中断占用 8bit，这样总共可以表示 240 个可屏蔽中断。而 STM32 只用到了其中的 68 个。IP[67]~IP[0]分别对应中断 67~0。而每个可屏蔽中断占用的 8bit 并没有全部使用，而是 只用了高 4 位。这 4 位，又分为抢占优先级和子优先级。抢占优先级在前，子优先级
在后。而这两个优先级各占几个位又要根据 SCB->AIRCR 中的中断分组设置来决定。

十：相关配置函数

//设置 NVIC 
//NVIC_PreemptionPriority：抢占优先级
//NVIC_SubPriority ：响应优先级
//NVIC_Channel ：中断编号
//NVIC_Group ：中断分组 0~4
//注意优先级不能超过设定的组的范围!否则会有意想不到的错误
//组划分：
//组 0：0 位抢占优先级，4 位响应优先级
//组 1：1 位抢占优先级，3 位响应优先级
//组 2：2 位抢占优先级，2 位响应优先级
//组 3：3 位抢占优先级，1 位响应优先级
//组 4：4 位抢占优先级，0 位响应优先级
//NVIC_SubPriority 和 NVIC_PreemptionPriority 的原则是，数值越小，越优先
void MY_NVIC_Init(u8 NVIC_PreemptionPriority，u8 NVIC_SubPriority，u8 NVIC_Channel，
u8 NVIC_Group)
{ 
u32 temp;
MY_NVIC_PriorityGroupConfig(NVIC_Group);//设置分组
temp=NVIC_PreemptionPriority<<(4-NVIC_Group); 
temp|=NVIC_SubPriority&(0x0f>>NVIC_Group);
temp&=0xf; //取低四位 
NVIC->ISER[NVIC_Channel/32]|=(1<<NVIC_Channel%32);
//使能中断位(要清除的话,相反操作就 OK) 
NVIC->IP[NVIC_Channel]|=temp<<4; //设置响应优先级和抢断优先级
}

十一：STM32中断控制的流程（重要）
https://www.cnblogs.com/yihuihong/p/4967636.html

十二：中断的具体行为

参考：《STM32不完全手册_寄存器版本_V3.1》
《Cortex-M3权威指南(中文)》
正点原子相关教程