FPGA 流水线等级 乘法器IP举例

1.乘法器ip配置

optimum pipeline stages 最佳流水线等级
2.所谓流水线处理，如同生产装配线一样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点连续地输入，流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关，而与处理所需的时间无关。这样，在理想的流水操作状态下，其运行效率很高。
利用流水线的设计方法，可大大提高系统的工作速度。这种方法可广泛运用于各种设计，特别是大型的、对速度要求较高的系统设计。虽然采用流水线会增大资源的使用，但是它可降低寄存器间的传播延时，保证系统维持高的系统时钟速度。在实际应用中，考虑到资源的使用和速度的要求，可以根据实际情况来选择流水线的级数以满足设计需要。
这是一种典型的以面积换速度的设计方法。这里的“面积”主要是指设计所占用的FPGA逻辑资源数目，即利用所消耗的触发器（FF）和查找表（LUT）来衡量。“速度”是指在芯片上稳定运行时所能达到的最高频率。面积和速度这两个指标始终贯穿着FPGA的设计，是设计质量评价的最终标准。
3.解析
上述乘法器中流水线等级设置为3，表示完成第一次乘法，需要三个clk。将乘数分为中高低位计算，低位先计算，然后进位，计算中位，然后进位，计算高位。这样，不必挤在一个clk中完成，那么可以提高系统时钟频率。

第一个clk,计算第一个乘法的低位；
第二个clk，计算第一个乘法的中位和第二个乘法的低位；
第三个clk，计算第一个乘法的高位，第二个乘法的中位，第三个乘法的低位。
第四个clk…
按理来说，第三个clk就完成第一个乘法了，就可以输出结果了。确实，功能仿真的话的确这样，见下图。但如果时序仿真的话，可能得延再后一个clk,如果流水线等级设置较小的话（相较于时钟频率），那还可能出现错误。
总体而言，完成一次乘法还是仅需要一个clk。或者说，完成一次乘法需要三个clk,不过一个clk完成三个乘法。