前言:在进行数字系统设计过程中,随着复杂度的增加,原理图也会越来越大。这时候我们想到了使用IP打包的方式把相同功能用一个模块来表示,模块之间使用接口来通信。但是如果IP的数量本身就已经很多的时候,还需要对相关联的各个IP再次打包。如果是RTL设计,那么可以简单的使用module再次封装一次。但是在原理图设计中有类似的方法吗,可以采用层次原理图的方式。
1,例如设计中有3个加法器,怎么创建层次原理图呢。
2, 使用select Aera把三个加法器选中,点击create hierarchy
总结:解决了复杂电路设计时的层次问题,避免了使用去使用RTL代码的形式去重构原理图的弊端,实现了完全用原理图设计的初衷,保证了系统设计风格的统一完整性。