Verliog 采用连续赋值，定义二选一多路选择器

最新推荐文章于 2024-09-27 21:53:49 发布

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文章标签： fpga开发

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module Mux2tol (out,a,b,sel);
     input a,b,sel;
     output   out;
     assign  out=(sel==0)?a:b;
endmodule

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4-2 Verilog 多路选择器设计实现