【Verilog基础】分频器实现总结（注意体会为什么要使用 降频 实现分频）

时钟对于 FPGA 是非常重要的，但板载晶振提供的时钟信号频率是固定的，不一定满足工程需求，所以使用分频或倍频产生需要的时钟是很有必要的。本章节我们带领读者开始分频器的学习。

一、理论学习

数字电路中时钟占有很重要的地位，时间的计算都要以时钟作为基本的单元。一般来说我们使用的开发板上面只有一个晶振，即只有一种频率的时钟。但在数字系统设计中，经常需要对基准时钟进行不同倍数的分频而得到各模块所需的时钟频率，若是想得到比固定的时钟频率更慢的时钟，可以将该固定时钟进行分频，若是想得到比固定时钟频率更快的时钟，则可以在固定时钟频率的基础上进行倍频。无论分频和倍频，我们都有两种方式可以选择，一种是器件厂商提供的锁相环，另一种是自己动手来用 Verilog 代码描述。

而我们用 Verilog 代码描述的往往是分频电路，即分频器。分频器是数字系统设计中最常见的基本电路之一。所谓“分频”，就是把输入信号的频率变成成倍数地低于输入频率的输出信号。它的原理是：把输入的信号作为计数脉冲，由于计数器的输出端口是按一定规律输出脉冲的，所以对不同的端口输出的信号脉冲，就可以看作是对输入信号的“分频”。至于分频频率是怎样的，由选用的计数