【FPGA教程案例63】硬件开发板调试3——vio虚拟IO核的应用

最新推荐文章于 2024-07-12 22:11:05 发布
最新推荐文章于 2024-07-12 22:11:05 发布
阅读量1.9k 收藏 4
点赞数 2
分类专栏： ★教程2:fpga入门100例 文章标签： fpga开发 VIO使用 FPGA教程
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/ccsss22/article/details/126575768
版权

FPGA教程目录

MATLAB教程目录

--------------------------------------------------------------------------------------------------------------------------------

目录

1.软件版本

2.VIO核概述

3.vio测试和使用

3.1生成vio核 

3.2 在verilog中调用vio

3.3 硬件调试vio

1.软件版本

vivado2019.2

2.VIO核概述

       在我们进行In system debug时需要使用按键触发查看相关信号，但不想用板子上的按键，或者板子上没有物理按键时，可以借助VIO核。
       VIO：Virtual input output，即虚拟IO。主要用作虚拟IO使用；VIO的输出可以控制模块的输入，VIO的输入可以显示模块的输出值。
      VIO连接如下图所示：

了解本专栏 订阅专栏 解锁全文
fpga和matlab
关注
  • 2
    点赞
  • 踩
  • 4
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
专栏目录
订阅专栏
fpga 如何用VIO
weiweiliulu的专栏
04-23 5531
在硬件调试过程中，经常会遇到这种情况。我们需要抓的时序可能刚上电的时候就有，等我们开始抓取波形的时候，该时序已经不能正常获取了。这就需要我们添加一个VIO ，下载完代码以后，触发VIO 产生一个使能信号，用该使能信号做逻辑触发，抓取时序波形。 将上述IP核生成好，添加到代码中。测试的时候，输出默认是0，运行VIO 以后输出1 。用1 做触发，做逻辑的使能...
清华大学用FPGA优化VIO算法，和ARM上准确率相当，前端速度快3倍！
计算机视觉life
01-31 682
以下内容来自从零开始机器人SLAM知识星球 每日更新内容 点击领取学习资料 → 机器人SLAM学习资料大礼包 #论文# Real-Time Visual Inertial Odometry with a Resource-Efficient Harris Corner Detection Accelerator on FPGA Platform 论文地址：IROS2022论文集 视觉惯性里程计(VIO)是机器人领域中被广泛研究的一种定位技术。最新的VIO算法由两部分组成：前端进行视觉感知和惯性测量的预处理，
Vivado中VIO IP核的使用
热门推荐
qq_42224089的博客
04-13 1万+
Vivado中的VIO（Virtual Input/Output） IP核是一种用于调试和测试FPGA设计的IP核。它允许设计者通过使用JTAG接口读取和写入FPGA内部的寄存器，从而检查设计的运行状态并修改其行为。VIO IP核提供了一个简单易用的接口，使得用户可以轻松地与FPGA内部寄存器进行交互。通过使用VIO IP核，用户可以实时监视和修改设计中的信号，以便进行调试和验证。此外，VIO IP核还可以与其他IP核和设计组件配合使用，从而帮助设计者更好地理解和调试整个系统。
vivado 设置 VIO 核以执行测量、查看 VIO 核状态
cckkppll的博客
04-17 1185
vivado 设置 VIO 核以执行测量、查看 VIO 核状态
FPGA_学习_15_IP核_VIO
heqiunong的专栏
08-16 2844
前一篇博客我们提到在线调试的时候， 可执行文件只要烧进板子，程序它就会自己跑起来，不会等你点这个按钮，它才开始跑。我们测试的模块中，里面可能有几个我们关心的信号，它会在程序刚运行很短的时间内发生状态跳变。当我们打算去捕获它的状态变化的时候，这个时候程序已经跑过了，这导致我们无法抓取到。那这个时候我们应该怎么办呢？引入VIO这个工具，用VIO的输出信号作为我们测试模块的使能信号，这样我们就能控制待测试的模块什么时候运行。VIO是个特别简单的IP核，丝毫不用有畏难情绪。
FPGA开发使用硬件分析仪调试——VIO
jerwey的博客
11-26 7378
前言 学习FPGA的路上，相信很多人都有做过按键控制之类的程序，即通过按键来控制某一项功能的实现。在实际项目中，这一方法也经常被使用，比如我做完一个模块，仿真通过了，但是上层模块还没有完成，无法给我一些实际的激励，从而触发模块工作，于是工程便会卡在实际验证这一块了。所以很多人会选择使用外部按键来代替，通过一次按键给予一次脉冲激励，如果多个激励就使用多个按键来执行。不过理想很美好，现实很骨感呀，...
Vivado中VIO核使用
weixin_30268921的博客
10-18 2509
前言 使用场景：在使用In system debug时需要使用按键触发查看相关信号，但不想用板子上的按键。 VIO：Virtual input output，即虚拟IO。 主要用作虚拟IO使用；VIO的输出可以控制模块的输入，VIO的输入可以显示模块的输出值。 连接如下图所示： 假设有一个模块的复位信号，需要由自己控制，则可以使用VIO核进行相关控制； 流程 本次需要...
基于cyclone3系列 EP3C25+SDRAM+SSRAM FPGA开发板CADENCE 设计硬件(原理图+PCB)
01-15
《基于Cyclone3系列EP3C25+SDRAM+SSRAM FPGA开发板的CADENCE硬件设计详解》 在电子工程领域，FPGA（Field-Programmable Gate Array）因其高度灵活性和可编程性而备受青睐。本资料集围绕Altera公司的Cyclone III系列...
Altera EP3C25 FPGA开发板CADENCE ORCAD设计硬件原理图+PCB文件.zip
02-02
Altera EP3C25 FPGA开发板CADENCE ORCAD设计硬件原理图+PCB文件，,采用8层板设计，双面布局布线，主要器件为EP3C25F324 ,A2S56D40CTP-G5PP,IS61LPS25636A-200TQLI,PC28F256P30B85,EPM3128AT等。 Cadence Allegro设计...
基于EP3C16Q240C8+HY57V641620 Cyclone3 FPGA应用开发板硬件（原理图+PCB+封装库）工程
01-11
本资料包包含的是一个基于Altera公司的Cyclone III系列FPGA——EP3C16Q240C8的应用开发板的硬件设计方案。开发板的设计涵盖了完整的原理图、PCB布局以及封装库，旨在为学习者和工程师提供一个实用的参考平台。以下是...
基于EP3C10E144C8+HY57V641620+DS1302芯片FPGA开发板ad设计硬件（原理图+PCB+BOM）工程
05-11
基于EP3C10E144C8+HY57V641620+DS1302芯片FPGA开发板ad设计硬件（原理图+PCB+BOM）工程文件，PCB硬件2层板设计，大小为117x100mm，双面布局布线，Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以...
Xilinx ChipScope ICON_VIO_ILA 使用方法总结
09-16
Xilinx ChipScope ICON_VIO_ILA 使用方法，有比较清晰的具体使用过程
基于全志A40i开发板——Linux-RT内核应用开发教程（1）.doc
07-09
基于全志A40i开发板——Linux-RT内核应用开发教程（1） 本文档为Linux-RT内核应用开发教程的第一章节，主要介绍了基于全志A40i开发板的Linux-RT内核应用开发基础知识。下面是从该文件中生成的相关知识点： 1. ...
虚拟IO介绍1
richardhuang1123的专栏
04-06 360
computer organization and design 1.基于X86系统的IO访问，OS提供了统一抽象的访问机制，程序员   是无法直接访问IO的。   IO的特点在于复杂多样性，体现在不同应用对dependant(可靠性)  latency,throughput要求的多样性。程序对IO的访问抽象为OS以命令的方式 访问IO，有两种方式寻址IO，一个是me
VIVADO关于VIO IP核（Virtual Input/Output）的使用
hy_520520的博客
10-10 8412
这里我们分析EEPROM控制模块，我们需要监视的地方就是EEPROM读出的数据，需要控制的是EEPROM读写开始使能，EEPROM读写类型，EEPROM读写字地址，EEPROM需要写入的数据。VIO它可以实时监控和驱动FPGA内部的信号，输入和输出端口的数量和宽度是可以设置的。因为VIO核心与被监控和驱动的设计是同步的，因此应用于设计的时钟约束也会应用于VIO。一般在VIO使用过程中同时可以伴随逻辑分析仪ila一起调试，这里我们在IIC_JFM24C512模块内部例化ILA采集信号。向地址1写入数据22。
Vivado调用VIO核
m0_49496628的博客
04-07 6543
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 文章目录前言一、IP核的介绍二、VIO核1.作用2.调用方法总结 前言 提示：本篇文章所使用的软件为Vivado2018.3： 以四选一数据选择器为例，使用verilog hdl语言以及Vivado自带的VIO,IP来实现功能 提示：以下是本篇文章正文内容，下面案例可供参考 一、IP核的介绍 IP核有三种不同的存在形式：HDL语言形式，网表形式、版图形式。分别对应我们常说的三类IP内核：软核、固核和硬核。软核就是RTL代码，方便修改。.
vivado IP核：VIO核的使用实例（位宽和变量数的改变）
hnZone
05-28 5201
为了在电脑端设置一系列的数据而不用使用拨位开关，我们这里使用VIO（Virtual Input-Output）核进行操作，按照https://www.cnblogs.com/kingstacker/p/9810704.html中的方法，如果我们想要使用虚拟IO代替拨位开关的话，可以将VIO核配置如下，然后在PROBE_OUT_Ports中将probe_width 设为16即可。 代码如下： wire [15:0] SW; vio_0 vio_inst(.clk(Clk),.probe_in
基于颜色模型和边缘检测的火焰识别FPGA实现,包含testbench和matlab验证程序
最新发布
MATLAB,verilog,python,opencv,tensorflow,caffe,C,C++
07-12 1505
火焰识别是一个在诸多领域如森林火灾预警、工业安全监控等至关重要的课题。基于颜色模型和边缘检测的火焰识别方法，结合了色彩分析与形态学特征提取，能够在复杂背景下高效、实时地识别火焰区域。在FPGA（Field-Programmable Gate Array）平台上实现这一算法，能够充分利用硬件并行处理的优势，实现低延迟、高吞吐量的实时火焰检测系统。火焰在RGB颜色空间中通常呈现出较高的红色(R)和较低的蓝色(B)成分，同时绿色(G)成分变化较大。
fpga vio使用
07-27
FPGA VIO（Virtual Input/Output）是一种用于调试和验证FPGA设计的工具。在VIO使用过程中，可以使用逻辑分析仪ILA（Integrated Logic Analyzer）进行调试。通过在设计中实例化ILA模块，可以采集和监视信号。例如，在IIC_JFM24C512模块内部例化ILA，可以采集和监视与IIC通信相关的信号，如IIC字地址、设备地址、操作类型、写入数据、读取数据、忙状态、数据线和时钟等信号。\[1\] 另外，对于EEPROM控制模块的分析，我们需要监视EEPROM读出的数据，并控制EEPROM的读写使能、读写类型、读写字地址和写入数据等。这个模块共有五个端口，一个输入端口和四个输出端口。\[2\] 总结来说，FPGA VIO是一种用于调试和验证FPGA设计的工具，可以通过实例化ILA模块来采集和监视信号。在具体的设计中，可以根据需要监视和控制不同的信号，如IIC通信和EEPROM读写等。 #### 引用[.reference_title] - *1* *2* [VIVADO关于VIO IP核（Virtual Input/Output）的使用](https://blog.csdn.net/hy_520520/article/details/127239631)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insert_down28v1,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

fpga和matlab

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值