基础篇-verilog-实现循环左移右移

//实现循环右移
reg [7:0] shifter;
always(posedge clk )
begin
shifter<={shifter[0],shifter[7:1]};
end

//解释：每一次都是把原来的最低位，往最高位搬移一次。
//实现循环左移
reg [7:0] shifter;
always(posedge clk)
begin
shifter<={shifter[6:0],shifter[7]};
end

//每一次都是把原来的最高位，往最低位搬移一次