Testbench编写方法

luoai_2666

于 2021-04-18 22:33:36 发布

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分类专栏： FPGA示例与典型模块文章标签： fpga

本文链接：https://blog.csdn.net/luoai_2666/article/details/115841537

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本文介绍了FPGA仿真中的Testbench编写方法，包括设置时间安排，输入激励，使用明德扬模板，以及如何正确处理时钟信号。强调了在Gvim中输入Test模块时的注意事项，如 din 赋初值的原因，端口声明，输入输出的驱动方式，以及不同场景下对eachvec变量的使用。同时提供了相关参考资料以深入理解时钟和复位信号的生成。

摘要由CSDN通过智能技术生成

仿真思路

提供时间安排，输入激励，例化被测试模块。

明德扬模板

Gvim中输入Test

`timescale 1 ns/1 ns
module testbench_name();
//时钟和复位
reg clk  ;
reg rst_n;
//uut的输入信号
reg[3:0]  din0  ;
reg       din1  ;
......
//uut的输出信号
wire      dout0;
wire[4:0] dout1;
......

//时钟周期，单位为ns，可在此修改时钟周期。
parameter CYCLE    = 20;
//生成本地时钟50M
initial begin
clk = 0;
forever
#(CYCLE/2)
clk=~clk;
end