Testbench编写方法

本文介绍了FPGA仿真中的Testbench编写方法,包括设置时间安排,输入激励,使用明德扬模板,以及如何正确处理时钟信号。强调了在Gvim中输入Test模块时的注意事项,如 din 赋初值的原因,端口声明,输入输出的驱动方式,以及不同场景下对eachvec变量的使用。同时提供了相关参考资料以深入理解时钟和复位信号的生成。
摘要由CSDN通过智能技术生成

仿真思路

提供时间安排,输入激励,例化被测试模块。

明德扬模板

Gvim中输入Test

`timescale 1 ns/1 ns
module testbench_name();
//时钟和复位
reg clk  ;
reg rst_n;
//uut的输入信号
reg[3:0]  din0  ;
reg       din1  ;
......
//uut的输出信号
wire      dout0;
wire[4:0] dout1;
......

//时钟周期,单位为ns,可在此修改时钟周期。
parameter CYCLE    = 20;
//生成本地时钟50M
initial begin
clk = 0;
forever
#(CYCLE/2)
clk=~clk;
end

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值