Testbench编写方法

仿真思路

提供时间安排，输入激励，例化被测试模块。

明德扬模板

Gvim中输入Test

`timescale 1 ns/1 ns
module testbench_name();
//时钟和复位
reg clk  ;
reg rst_n;
//uut的输入信号
reg[3:0]  din0  ;
reg       din1  ;
......
//uut的输出信号
wire      dout0;
wire[4:0] dout1;
......

//时钟周期，单位为ns，可在此修改时钟周期。
parameter CYCLE    = 20;
//生成本地时钟50M
initial begin
clk = 0;
forever
#(CYCLE/2)
clk=~clk;
end