Verilog 常量类型

字符串(String)

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Verilog HDL同样也支持字符串的使用，使用双引号“”表示字符串内容，一个字符串必须放在一行内。在表达式和赋值语句中使用字符串，工具会将其视作无符号整数，一个字符对应一个8bit的ASCII码。
\n、\r、\t、\和"等常用的转义字符，Verilog HDL也同样支持。

下面是一个简单的测试代码：

module test
(
    input clk,
    output reg [8*4-1:0]