【JESD79-5之】4 DDR5 SDRAM命令描述和操作-7(read operation)

4.7 读操作

读操作导致DRAM从其阵列中检索并输出存储的数据。读操作由读命令发起，在此期间提供了要从阵列中检索
的数据的起始列地址和bank/组地址。在读命令之后的RL（CL）个时钟周期内，DRAM通过其DQ引脚驱动数
据，并伴随着DQS输入上的正确波形。读延迟（RL或CL）从读命令到数据的定义，不受读DQS偏移时序（MR40
 OP[2:0]）的影响。

4.7.1 读突发操作

在读取或写入命令期间，DDR5将支持BC8、BL16、BL32（可选）和BL32 OTF（可选）的读取或写入操作。
MR0[1:0]用于选择突发操作模式。

4.7.2 读突发操作，随后预充电

相同bank的最小外部读取命令到预充电命令间隔等于tRTP，其中tRTP是内部读取命令到预充电命令的延迟。
请注意，还必须满足最小的ACT到PRE时序tRAS。内部读取命令到预充电命令延迟的最小值由tRTP.min给出。
如果同时满足以下两个条件，可以向同一bank发出新的激活命令：
1. 从开始预充电的时钟起，已满足最小RAS预充电时间（tRP.MIN）。
2. 从上一个bank激活开始已满足最小RAS周期时间（tRC.MIN）。
图30和图31展示了跟随预充电的读取命令的示例。

注释1：BL = 16，1tCK前导，1.5tCK后导
注释2：为了便于说明，显示了DES命令；其他命令在这些时间可能也是有效的。
注释3：该示例假设tRAS.MIN在预充电命令时间（ta+1）满足，并且tRC.MIN在下一个激活命令时间（tc+2）
满足。

注释1：BL = 16，2tCK - 0010模式前导，1.5tCK后导
注释2：为了便于说明，显示了DES命令；其他命令在这些时间可能也是有效的。
注释3：该示例假设tRAS.MIN在预充电命令时间（ta+1）满足，并且tRC.MIN在下一个激活命令时间（tc+2）
满足。

4.7.2.1 读DQS时序参数的时钟

注释1：在完整的VDD和温度规范范围内测量。
注释2：对于给定的DRAM部件，在x16情况下对每个DQS_t/DQS_c对进行测量（排除部件变化）。
注释3：这些参数通过设计和特性验证，可能不需要进行生产测试。
注释4：假设DRAM的输入时钟信号没有抖动。
注释5：请参阅第4.7.1节“读取突发操作”。

注释1：在完整的VDD和温度规范范围内进行测量。
注释2：针对给定的DRAM部件进行测量，在x16情况下对每个DQS_t/DQS_c对进行测量（排除部件变化）。
注释3：这些参数经过设计和特性验证，可能不需要进行生产测试。
注释4：假设DRAM的输入时钟信号没有抖动。
注释5：请参阅第4.7.1节“读取突发操作”。

4.7.3 可选BL32模式的读突发操作

以下读取时序图涵盖了仅适用于x4设备的固定BL32 BL32在BL32 OTF模式下的写入时序和BL16在BL32 OTF模
式下的写入时序。

在这些读取时序图中，为了清晰地说明，CK和DQS被显示为对齐。同时，DQS和DQ被显示为居中对齐。CK与
DQS之间以及DQS与DQ之间的偏移可能是合适的。

在传输BL32的后半部分，需要使用一个虚拟CAS命令。如果系统需要非目标ODT，则必须向非目标rank发出一
个虚拟ODT命令，用于传输BL32的后半部分。

注意1：为了方便说明，显示了DES命令；其他命令在这些时间点上可能也是有效的。
注意2：在第一个RD命令之后，需要延迟8个时钟周期的虚拟RD命令用于传输的后半部分。
注意3：图中还显示了向非目标rank 1发出虚拟ODT命令用于传输的后半部分。
注意4：C10用于突发顺序，并且第一个RD命令可以是LOW或HIGH。虚拟RD命令的C10必须与第一个RD命令的相
反值。
注意5：DDR5 DRAM仅支持x4设备的可选固定BL32模式和可选BL32 OTF（即时）模式。

注意1：图中显示了当MR0被编程为使用BL32 OTF模式时的BL16读取操作。在这种情况下，由于传输大小为
BL16，不需要虚拟RD命令。
注意2：为了方便说明，显示了DES命令；其他命令在这些时间点上可能也是有效的，包括在传输BL16后允许
从同一芯片传输数据的命令。
注意3：DDR5 DRAM仅支持x4设备的可选固定BL32模式和可选BL32 OTF（即时）模式。

注意1：图示了连续向不同的bank组进行BL16写入操作。
注意2：DDR5 DRAM仅支持x4设备的可选固定BL32模式和可选BL32 OTF（即时）模式。

注意1：图中显示了使用tCCD_L_WR时连续向同一银行组进行BL16读取操作。
注意2：DDR5 DRAM仅支持x4设备的可选固定BL32模式和可选BL32 OTF（即时）模式。

注意1：对于第一个CAS命令，AP位必须设置为高，对于虚拟CAS命令，AP位必须设置为低。
注意2：DDR5 DRAM仅支持x4设备的可选固定BL32模式和可选BL32 OTF（即时）模式。

注意1：在CAS命令中，AP位必须设置为低。
注意2：DDR5 DRAM仅支持x4设备的可选固定BL32模式和可选BL32 OTF（即时）模式。

4.7.4 读和写命令间隔

注意1：RBL：与读取命令相关的读取突发长度
当使用固定的BL32和BL32 OTF模式时，RBL = 32
当使用固定的BL16和BL32 OTF模式时，RBL = 16
当使用BL16和BC8 OTF模式时，RBL = 16
注意2：WBL：与写入命令相关的写入突发长度
当使用固定的BL32和BL32 OTF模式时，WBL = 32
当使用固定的BL16和BL32 OTF模式时，WBL = 16
当使用BL16和BC8 OTF模式时，WBL = 16
注意3：以下是tRTW方程的考虑因素
由于tDQS2CK，需要添加1tCK
读取DQS偏移时间可以将tRTW时间拉进来
当1.5tCK后导脚时，需要添加1tCK
注意4：CWL = CL-2
注意5：在读取带有自动预充电的情况下，必须满足tWTRA而不是tWTR_L的条件以进行相同银行的访问
注意6：tWTRA = tWR - tRTP，允许由前一个写入产生的读取自动预充电满足tWR，前提是它在同一bank内发生。

注意1：BC OTF = 8或BL = 16时，前导码为2tCK - 0010模式，后导码为1.5tCK。
注意2：为了便于说明，展示了DES命令；其他命令在这些时间点也可能有效。
注意3：写入恢复时间（tWR）是以Ta+10后显示的最后一个写入数据的上升时钟沿为参考点。
tWR指定了在可以向同一银行发出预充电命令之前的最后一个突发写入周期。

注意1：当BC OTF=8或BL=16时，前导码为2tCK - 0010模式，后导码为1.5tCK。
注意2：为了便于说明，展示了DES命令；其他命令在这些时间点也可能有效。
注意3：写入恢复时间（tWR）是以Ta+10后显示的最后一个写入数据的上升时钟沿为参考点。
在满足tWR之前，读取自动预充电命令后的内部预充电不能开始，这相当于tWTRA + tRTP。

4.7.5 可选BL32模式的读和写命令间隔

DDR5的x8和x16设备在相同bank组的写入到写入时间上会有所不同，这取决于第二次写入是否需要读取-修
改-写入（RMW），设备通过MR0:OP[1:0]设置的突发长度模式，以及是否由MR5:OP[5]启用数据屏蔽。BL16部
分写和BC8写在x8/x16设备上需要进行RMW。BL16非部分写不需要RMW。有关参数化时序的详细信息，请参阅
第13.3节。

4.7.6 3DS的读和写命令间隔