【JESD79-5之】4 DDR5 SDRAM命令描述和操作-21(write leveling training mode)

4.21 写调平训练模式

4.21.1 简介

DDR5内存模块采用了fly-by拓扑结构，用于传输命令、地址、控制信号和时钟。fly-by拓扑结构具有减少分线数量和长度的优点，但也导致每个DRAM在DIMM上的时钟和触发信号之间存在飞行时间偏差。这使得内存控制器难以根据DRAM上的写入延迟时序规范设置WRITE DQS_t - DQS_c信号的时序。因此，DDR5 SDRAM支持'写入平衡'功能，以允许控制器对信道偏移进行补偿。DDR5写入平衡训练还允许在DRAM内部CK和DQS之间存在不匹配的路径，并支持内部写入平衡训练流程以考虑内部延迟差异。

DDR5 DRAM还在其写入逻辑中提供可编程时序，由写入平衡内部循环对齐模式寄存器控制，从而提供了改善设备接收器性能的手段。正确设置该寄存器应由内存控制器确定，可以按照下面的章节描述的方法或其他方法进行。该延迟设置是针对每个DRAM、其写入前导设置和使用的操作频率而特定的。一旦针对给定的DRAM、写入前导设置和操作频率确定了正确的设置，该设置在重置、断电重新通电或返回到先前使用的操作频率后可以随后恢复到DRAM中。

内存控制器可以利用DDR5 DRAM的反馈和'写入平衡'功能来调整DQS_t - DQS_c，使之与WRITE命令后的写入延迟时序对齐。参与平衡操作的内存控制器必须对DQS_t - DQS_c进行可调的延迟设置，以使DQS_t - DQS_c的上升沿与接收端的时序对齐，该时序是引脚级别的写入延迟（外部写入平衡训练）或DRAM内部的写入延迟（内部写入平衡训练）时刻。DRAM内部的写入延迟时刻可能会与引脚级别的写入延迟时刻存在偏差。主机将通过写入平衡训练流程来尽量减小这种偏差（tDQSoffset）。

由于系统和DIMM延迟的变化，DRAM将支持主机将DQS_t-DQS_c的时序与引脚级别的写入延迟CK_t-CK_c边沿对齐的能力。这种对齐被称为外部写入平衡。一旦在DRAM写入延迟时刻对齐DQS_t-DQS_c主机时序，内部DRAM时序将被优化以达到最低功耗和内部延迟。当主机启用内部写入时序设置时，就可以实现这一点。为了补偿延迟差异，主机将执行内部写入平衡训练序列，包括扫描写入平衡内部循环对齐并最终确定DQS_t-DQS_c的相位和偏移量。在写入平衡训练期间（包括外部和内部训练），DQS_t-DQS_c模式应包括完整的前导码和正常数据突发序列的第一个切换。

在写入平衡训练模式（包括外部和内部训练）下，DRAM会通过主机发送的最后一个上升沿DQS_t-DQS_c边沿对内部写入平衡脉冲进行采样，并将采样结果通过DQ总线反馈。

在写入平衡模式下（包括外部和内部训练），DRAM会通过DQ总线异步反馈内部写入平衡脉冲的采样结果，采样是在DQS_t-DQS_c的最后一个上升沿（前导码后的第一个上升沿）进行的。可选择地，DRAM可以在每个上升沿上采样内部写入平衡脉冲，但主机只会使用最终上升沿的采样结果反馈到DQ总线上。内部写入平衡脉冲是在响应WRITE命令时生成的，并且在其他时候保持静态低电平。控制器会重复延迟DQS_t-DQS_c，发送WRITE命令，并监视DQ反馈，直到检测到从0到1的转变。

在内部写入平衡训练流程中，主机将对DQS_t-DQS_c信号的起始点或最终设置应用偏移量。这些偏移量被称为WL_ADJ_start和WL_ADJ_end。这将使得不同的DRAM设备之间tDQSoffset的变化最小化。WL_ADJ_start和WL_ADJ_end的值取决于tWPRE的设置。

当外部和内部写入平衡训练过程完成，并且最终的WL_ADJ_end偏移量已被应用到DQS_t-DQS_c的时序上时，DQS_t-DQS_c将在写入操作中进行相位对齐和周期对齐。在训练序列期间，处于写入平衡训练模式下的DRAM将像功能操作一样对时钟进行ODT操作。所有非目标rank（不处于写入平衡训练模式下）将按照功能操作定义的方式应用ODT。在执行DDR5写入平衡训练流程之前，必须将DRAM的tWPRE值配置为功能操作的设置。

请注意，DQS ODT基于DQS PARK模式，并不随DQ ODT时序的启用和禁用而改变。

4.21.2 写调平模式寄存器

写入平衡训练、内部写入时序和写入平衡内部周期对齐的MR字段列在表320和321中。要进入写入平衡训练模式，将MR2 OP[1]设置为1，要退出该模式，将MR2 OP[1]设置为0。写入平衡内部周期对齐提供两个半字节来控制上半字节和下半字节。下半字节的内部写入周期对齐适用于x4、x8和x16的配置，而上半字节仅适用于x16的配置。一旦启用内部写入时序，它将在内部写入平衡训练流程和功能操作中保持启用状态。主机负责递增写入平衡内部周期对齐设置，直到内部写入平衡脉冲提前足够与之前与引脚级写入延迟时序对齐的DQS_t-DQS_c信号对齐。写入平衡内部周期对齐设置仅在启用内部写入时序时适用。

4.21.3 外部写调平训练操作

当启用写入平衡模式且禁用内部写入时序时，DRAM将会产生一个内部写入平衡脉冲，指示如何对齐DQS_t-DQS_c信号以匹配引脚级写入延迟时序。内部写入平衡脉冲的上升沿将与与写入延迟重合的CK信号的上升沿对齐。

在平衡模式下，由控制器驱动的DQS_t-DQS_c信号必须根据已经填充的rank进行终止。同样地，DRAM驱动的DQ总线也必须在控制器处进行终止。

所有数据位都应该在X4、X8和X16的DRAM配置中将平衡反馈传输给控制器。在X16设备上，两个字节通道应该独立进行平衡。因此，每个字节通道应该有一个单独的反馈机制。上部数据位应提供上部diff_DQS（diff_UDQS）与内部写入平衡脉冲的关系的反馈，而下部数据位则表示下部diff_DQS（diff_LDQS）与内部写入平衡脉冲的关系。

图86显示了进入写入平衡训练模式的时间序列，以及在写入平衡训练模式中的操作（禁用内部写入时序），并显示了退出写入平衡训练模式的时序。发送MRW命令来启用写入平衡训练模式。在发送MRW命令之前，主机内存控制器必须将DQS_t-DQS_c信号差分低电平驱动。经过tWLPEN时间后，控制器可以发送WRITE命令，随后是触发脉冲。除了在前导码切换或WRITE的写入窗口序列的第一个切换期间，DQS_t-DQS_c信号始终处于差分低电平驱动状态。对于触发脉冲序列，发送时间没有限制，只要在WRITE命令之后即可。DRAM通过DQ总线异步地反馈内部写入平衡脉冲，该脉冲在最后一个DQS_t-DQS_c上升沿（前导码后的第一个上升沿）采样，并在采样后的tWLO时间内通过DQ总线传输。可选地，DRAM可以在每个上升沿上采样内部写入平衡脉冲，但主机只会使用DQ总线上最后一个上升沿的采样反馈。

在写入平衡训练模式下，主机控制器可以发送ACT和PRE命令，但DRAM将忽略这些命令。与ACT和WRITE命令关联的地址可以是任何值。以下时序图展示了与进入写入平衡训练模式、外部写入平衡训练期间的内部写入平衡脉冲对齐，以及DQ采样反馈时序要求相关的时序要求。

内存控制器通过设置MR2:OP[1]=1来启动一组存储器中所有DRAM的写入平衡模式。
进入写入平衡模式时，DQ引脚处于未定义的驱动模式。由于控制器一次只对一个组进行平衡处理，所有非目标组将禁用写入平衡模式。控制器可以通过正常的WRITE命令协议来引发非目标ODT。RTT_PARK终端也仅适用于DQS_t和DQS_c信号。
在发送MRW命令以启用写入平衡训练模式之前，控制器必须将DQS_t设为低电平，将DQS_c设为高电平。在MRW启用写入平衡训练模式之后，必须延迟tWLPEN时间才能发送WRITE命令。

内存控制器通过设置MR2:OP[1]=1来启动一组存储器中所有DRAM的写入平衡模式。
进入写入平衡模式时，DQ引脚处于未定义的驱动模式。由于控制器一次只对一个组进行平衡处理，所有非目标组将禁用写入平衡模式。控制器可以通过正常的WRITE命令协议来引发非目标ODT。RTT_PARK终端也仅适用于DQS_t和DQS_c信号。
在发送MRW命令以启用写入平衡训练模式之前，控制器必须将DQS_t设为低电平，将DQS_c设为高电平。在MRW启用写入平衡训练模式之后，必须延迟tWLPEN时间才能发送WRITE命令。


DRAM在DQS_t-DQS_c上升沿时采样内部写入平衡脉冲，并在tWLO时间后异步地对所有DQ位进行反馈。存在一个tWLOE的DQ输出不确定性，以允许DQ位的不匹配。tWLOE周期从最早的DQ位的跳变到最新的DQ位的相应跳变定义。这些DQ位不需要读取锁存器（DQS_t/DQS_c）。控制器采样输入的DQ并决定增加或减小DQS_t-DQS_c延迟设置，并在一段时间后启动下一个带有关联的DQS_t/DQS_c脉冲（或脉冲序列）的WRITE命令，这取决于控制器。一旦检测到0到1的跳变，控制器将锁定DQS_t-DQS_c延迟设置，并实现了设备的外部写入平衡。

4.21.4 写调平内部循环对齐操作

在外部写入平衡训练步骤完成后，当主机的DQS_t-DQS_c信号与针脚级别的写入延迟时序对齐时，主机将对DQS_t-DQS_c时序应用负偏移量(WL_ADJ_start)。WL_ADJ_start偏移量取决于tWPRE的设置。这将成为内部写入平衡脉冲通过内部循环对齐设置与之对齐的参考点。在调整完内部循环对齐设置以确定内部写入平衡脉冲高部分的采样后，主机将对DQS_t-DQS_c时序进行精细扫描，以确定内部写入平衡脉冲上升沿的位置。一旦对齐了这个边沿，主机将应用最终的WL_ADJ_end设置，这也取决于tWPRE。这将导致一个tDQSoffset偏移量，其范围在-0.5tCK至+0.5tCK之间。

图88展示了当启用内部写入时序且设置了内部循环对齐时的写入平衡训练操作，此时内部写入平衡脉冲尚未达到主机DQS_t-DQS_c的切换状态。

图89展示了当启用内部写入时序且设置了内部循环对齐时的写入平衡训练操作，此时内部写入平衡脉冲已经完成了对主机DQS_t-DQS_c时序的粗略对齐。

4.21.5 写调平内部相位对齐和最终主机DQS时序操作

一旦内部循环对齐设置使内部写入平衡脉冲与WRITE突发模式（前导部分之后）相关的第一个 strobe 边沿的DQS_t-DQS_c上升沿重合，主机将执行最后一次对DQS_t-DQS_c时序的精细扫描，以确定与内部写入平衡脉冲上升沿的相位对齐。确定后，主机将在DQS_t-DQS_c时序中添加一个正的WL_ADJ_end偏移量。这将把内部写入平衡脉冲的上升沿放置在前导部分内部。在前导部分中，放置将位于第一个tWPRE-0.5tCK的中心位置。应用WL_ADJ_end偏移后，主机将禁用写入平衡训练模式。内部写入时序保持启用，而内部循环对齐设置保留了经过训练的粗略设置。每次复位后，主机必须恢复这些设置或执行完整的写入平衡训练流程。

图90展示了主机DQS_t-DQS_c时序与内部写入平衡脉冲的最终位置之间的时序关系。然而，执行此写入平衡训练模式测量以最终确定设置是不必要的，图90仅用于说明。

4.21.6 写调平时DRAM终端电阻

当DRAM处于写入平衡模式时，DQS_c/DQS_t终端（DQS_RTT_PARK）和命令与控制终端（RTT_CA、RTT_CK、RTT_CS）与功能操作时相同。DQ信号不会在DRAM中终止，而是会向控制器驱动数值。主机控制器将对DQ信号应用终端。