【JESD79-5之】4 DDR5 SDRAM命令描述和操作-24(VrefCA command)

逍遥自在行

已于 2023-08-12 15:18:52 修改

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分类专栏： JESD79-5 文章标签： arm开发 fpga开发硬件工程前端

于 2023-08-12 11:07:21 首次发布

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本文详细描述了DDR5SDRAM中的VrefCA命令，包括设置过程、4.24.1简介、以及4.24.2部分的VrefCA命令时序。重点介绍了如何确保命令正确捕获，特别是在CS_n、CA和CK信号之间的对齐问题。

摘要由CSDN通过智能技术生成

4.24 VrefCA命令

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4.24.1 简介

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在训练CS_n和CA总线与CK相关的时序之前，必须先设置VrefCA。为了实现这一点，DDR5-SDRAM将支持一个专门用于设置VrefCA的单个UI命令。这避免了通过发送一个2UI MRW命令来设置定时和/或默认的VrefCA设置的问题，同时使主机能够延长CA信号的建立和保持时间。此外，VrefCA命令将支持多个周期的CS_n断言。多个周期的CS_n断言确保DRAM将在至少一个上升的CK_t/CK_c边沿期间捕获VrefCA命令。

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4.24.2 VrefCA命令时序

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图91展示了在CS和CA训练之前发生的VrefCA命令的时序示例。该命令在每个CK_t/CK_c上升沿进行采样。主机必须确保在整个CS_n断言时间内CA信号是有效的。CS_n断言的时序可能不能满足所有CK_t/CK_c转换周围的建立/保持要求，但它将满足至少一个CK_t/CK_c上升边沿的建立/保持要求。

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没有单独的模式可以启用多周期的CS_n断言。主机始终可以使用这种时序关系，在接口的训练完成后发送VrefCA命令。为了在CS_n、CA和CK之间的对齐可能未知的情况下，DRAM可以捕获VrefCA命令，CA输入必须在CS_n从高到低转换之前至少提前一个周期达到正确的命令状态，CS_n必须保持低电平达到tVrefCA_CS，而CA必须在CS_n从低到高转换后至少保持一个周期的正确命令状态。

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