Nature|通过范德华层压实现三维单片集成系统 （半导体器件/集成电路）

2024年5月22日，湖南大学刘渊（Yuan Liu）教授课题组，在《Nature》上发布了一篇题为“Monolithic three-dimensional tier-by-tier integration via van der Waals lamination”的论文。第一作者为湖南大学物理与微电子科学学院陆冬林(Donglin Lu)博士。论文内容如下：

一、 摘要

        二维（2D）半导体由于其表面无悬挂键和能够与各种基底集成而不受传统晶格匹配的约束，展示出在三维单片（monolithic three-dimensional，M3D）集成方面具有巨大潜力。然而，由于原子级的体厚度，2D半导体与微电子学中各种高能工艺不兼容，其中多个2D电路层的M3D集成具有挑战性。在这里，作者提出了一种替代的低温M3D集成方法，通过范德华（van der Waals，vdW）层压整个预制电路层，其中加工温度控制在120°C。通过进一步逐层重复vdW层压工艺，在垂直方向实现了具有10个电路层的M3D集成系统，克服了以往的热预算限制。详细的电气特性表征表明，在顶部重复层压vdW电路层后，底部2D晶体管不受影响。此外，通过通过vdW层间通孔垂直连接不同层内的器件，实现了所需系统功能的各种逻辑和异质结构。作者的提供了一种低温方法，用于制备具有更多层数的M3D电路。

二、背景介绍

        三维单片（Monolithic three-dimensional ，M3D）集成是指在同一晶片上通过上层层叠的沉积逐步制备多个堆叠层。这种3D结构不仅可以克服尺寸限制，实现更高的器件密度，还可以支持新的3D计算系统，其中多功能层（如逻辑、存储和传感器）可以紧密地共存并垂直互连。到目前为止，硅基M3D集成面临的一个主要挑战是其低热预算，即上层的工艺温度不应超过后端工序温度，通常低于450°C，以避免性能下降和杂质扩散到下层。由于硅晶体管需要在较高温度下制造（通常大于600°C），热预算限制了M3D集成系统的发展。因此，迫切需要探索新的半导体材料和集成工艺，以用于未来的M3D集成。

        近年来，二维（2D）半导体在M3D集成方面显示出巨大的潜力。具有无悬挂键表面的2D半导体可以在相对较高的温度下预合成，然后在低于200°C的低温下进行物理转移。这个过程可以克服热预算的主要限制，并确保较低层器件的质量。此外，由于原子级薄的体厚度，2D半导体可以大大减少短沟道效应、断态漏电流和相关的热量产生，这也是多个器件垂直堆叠在一起时，3D集成的关键问题。

        然而，使用2D半导体组装多层M3D系统是一个巨大的挑战，因为在M3D集成中，每个电路层不仅包括半导体层，还包括其他有源和无源层。在现代微电子中，这些功能层的集成通常基于高能量或高温沉积工艺，这些通常与具有原子厚度的精细2D晶格不兼容。

三、内容详解

欲了解详细制备过程，请阅读原文。

3.1 vdW M3D系统的制备

        图1a-c展示了vdW集成的详细制备过程。欲了解详细制备过程，请阅读原文。所有电路堆的预制作基于标准光刻工艺，并与晶圆级M3D集成兼容，如图1d- f。

        由于层压工艺中的低能量和低温，vdW集成可以重复进行，从而在垂直方向上实现具有多层电路的高密度M3D系统。为了证明这一点，通过将10个化学气相沉积（chemical vapour deposition，CVD）生长的MoS2层和预制成型的电路层逐层通过vdW堆叠，最终形成一个总厚度约为8μm 的10层M3D电路（图1g，h）。

图1 逐层M3D集成工艺。a-c，M3D集成过程的示意图，包括三个步骤：在牺牲基底上预制电路层（a），物理剥离电路层（b），电路层通过vdW转移技术层压到目标2D表面上（c）。d，e，2英寸牺牲基底上预制电路层的光学图像（d）及其放大图像（e）。f，通过将电路层层压到MoS2基底上制备的最终器件的光学图像。g，10层M3D系统的示意图。h，对应的10层M3D系统的光学图像。

3.2 vdW MoS2晶体管的测量

        为了证明一步vdW M3D集成的低温和无损优势，作者制备了标准背栅MoS2晶体管，并测量了集成顶层电路后的器件性能。对于底部测试器件，单层MoS2被用作沟道，50nm厚的Au作为源漏电极进行vdW集成，300nm厚的SiO2被用作背栅电介质，沟道宽度W和长度L分别为10μm和2μm。在预制电路层的vdW集成后，观察到n-型传输行为，在1V偏压下的高开关比超过10(6)，如图2a所示。利用跨导方法和转移长度方法进一步提取出42cm(2) V(-1) s(-1)的二端电子迁移率μ和3.6kΩμm的接触电阻Rc。实现的μ、Rc和开关比值与在300nm SiO2基底上的标准单层MoS2晶体管相当，表明vdW层压工艺不会影响精密MoS2器件的固有特性。

        进一步，作者采用vdW层压技术逐层集成了10个电路层，并在每个层集成后测量了底部MoS2晶体管的性能。如图2a，b所示，底部晶体管在10次独立测量（每次顶层集成后）中表现出一致的传输曲线和稳定的输出曲线。

        为了更好地阐述用于多层M3D集成的低能量vdW工艺，作者直接在MoS2沟道上应用传统的高能量M3D制备过程，并在每个步骤中进行原位监测它们对晶体管性能的影响。如图2c至f，在热沉积50nm厚的Au作为源漏极电极后，观察到了较差的器件性能，其导通电流为1.6μAμm(-1)，电子迁移率为12cm(2) V(-1) s(-1)，分别为vdW集成器件数值的22%和29%。这种行为归因于金属蒸发过程，包括热金属原子的重复轰击，导致了强烈的Fermi 级钉扎效应(pinning effect)和肖特基势垒(Schottky barrier)增加。接着，将层间电介质（inter-tier dielectric，CPVA）直接旋涂在MoS2晶体管表面，其中阈值电压向负方向移动，表明旋涂过程n-型-掺杂了MoS2晶格。

图2 采用不同制备工艺的MoS2晶体管的电学特性表征。a、b，通过vdW层状堆叠多层电路（1到10层）后底部单层MoS2晶体管的传输曲线（a）和输出曲线（b），展现出一致的器件性能。c，通过直接在MoS2沟道上进行各种制备工艺的单层MoS2晶体管的传输曲线。d-f，通过直接进行各种制备工艺的MoS2晶体管的载流子迁移率（d）、阈值电压（e）和开关比（f）的总结。在a和c中，偏压为1V，在b中，栅极电压为60V。栅介质为300nm厚的SiO2。Vgs，栅源电压；Vds，漏源电压；Vth，阈值电压；Ion，导通状态电流；Ioff，截止状态电流；Vbg，背栅电压。

3.3 M3D通过vdW连接不同层

        具有将所有必要电路组件和互连层层压的能力，作者可以利用M3D vdW集成来实现更复杂的逻辑功能，其中晶体管位于不同层中，并通过层间通孔( inter-tier vias, ITVs)垂直互连。例如，通过连接位于不同层中的两个MoS2晶体管创建n-型金属-氧化物-半导体反相器（图3a）。在从1 V到5 V的不同漏极电源电压(Vdd)下，电压转移特性显示出急剧的电压转变，产生96的高电压增益（图3b）。所展示的电压增益对于3D集成电路中的信号传输和逻辑操作功能至关重要。 此外，作者通过集成位于三个不同层中的MoS2晶体管构建了NAND和NOR逻辑功能。 如图3c-f所示，无论晶体管位置如何，都可以观察到所需的NAND和NOR功能，进一步表明这些器件可以独立运行，其性能不受上层电路层的后续集成影响。

图3 通过多个电路层的vdW M3D集成的逻辑功能。 a，由两个不同层中的MoS2晶体管组成的n-型金属-氧化物-半导体反相器的横截面示意图（左）和电路图（右）。b，反相器的电压传输特性和相应的电压增益（插图）随输入电压变化的函数。c，d，由位于三个不同层中的MoS2晶体管组成的NAND（c）和NOR（d）功能的横截面示意图（左）和电路图（右）。 e，f，NAND（e）和NOR（f）电路的输入输出逻辑功能，Vdd为3V。插图是它们对应的光学图像。

        此外，作者通过集成具有不同器件功能的多个电路层，从而构建异构M3D集成，不受晶格匹配或工艺兼容性的限制。例如，通过垂直互连(vdW ITVs)顶层传感器层和底层NAND逻辑层，可以构建异构-逻辑-传感器M3D电路，其中系统输出电压由光输入(在传感器层内)和电输入(在逻辑层内)控制，如图4a-c所示。作者还将vdW层和互连逻辑电路层在内存层之上层叠，以减少设备占用空间和互连长度，从而实现内存逻辑应用。如图4d-f所示，底层内的触发器静态随机存取存储器(static random-access memory，SRAM)可由顶层内的NAND 逻辑控制。实现的传感器逻辑和内存逻辑功能进一步证明，一步vdW M3D集成可以构建一个多功能系统，而不会导致不同设备的处理不兼容。

图4 异构M3D集成和垂直互连。 a–c，通过vdW M3D集成实现的传感器-逻辑系统的电路图（a），时间相关输出（b）和相应的输入-输出表（c）。d–f，通过vdW M3D集成实现的存储器-逻辑系统的电路图（d），输入-输出特性（e）和相应的输入-输出表（f）。逻辑电路的输出电压通过开关连接到存储电路的输入电压，当开关关闭时应用写入功能，当开关打开时应用存储功能。Vdd为3V。Vpg为光电探测器的栅压。

3.4 可扩展基底的M3D集成

        这种低温集成工艺也可以应用于以往受到高加工温度或不兼容工艺困扰的非传统电子产品。例如，聚二甲基硅氧烷（PDMS）被广泛用作柔性和可拉伸电子器件的基底。然而，由于PDMS具有较大的热膨胀系数，大约比SiO2的热膨胀系数高两个数量级，因此很难将最先进的微电子制造技术直接应用于PDMS。例如，将PDMS从室温加热到150°C，可以观察到超过3.75%的巨大机械膨胀，导致顶部MoS2层上出现裂纹和皱纹。相比之下，作者的一步vdW集成的最高层压温度为120°C（通过降低产量可以进一步降低到室温，详见方法部分），满足PDMS基底的热预算要求。 为了证明这一点，作者在室温下通过vdW层压所有逻辑组件（包括接触、栅介质和互连）在PDMS基底上制备了晶体管和逻辑反相器。 如扩展数据图12c-e所示，顶部栅极MoS2晶体管表现出n-型传输行为，具有超过10^7的高开关比和13 cm^2 V^-1 s^-1的载流子迁移率。得到的反相器具有理想的电压传输特性，电压增益为31，表明低温vdW集成没有引入破坏应变，因此对于在各种可拉伸和热膨胀基底上构建高性能无机器件至关重要。

四、总结

        作者提出了一种替代的低温、无损的M3D集成方法，即通过逐层干层压2D 半导体电路层，从而克服了M3D 集成的热预算限制，并避免了较低层性能的退化。利用此技术，所有必要的器件组件预先在牺牲晶圆上制备，然后通过vdW工艺物理层压到2D半导体上方。 利用此技术，作者成功地实现了10层大规模2D 晶体管的M3D集成，其中底部的2D晶体管在重复层压顶层电路后未受影响。总的来说，作者的研究展示了通过逐层vdW 集成的晶圆级且多层M3D 集成系统，为制备具有更多堆叠电路层的M3D器件开辟了一种替代方法。

五、文献

Lu, D., Chen, Y., Lu, Z. et al. Monolithic three-dimensional tier-by-tier integration via van der Waals lamination. Nature (2024). https://doi.org/10.1038/s41586-024-07406-z

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