Linux DDR3寻址地址映射

1 相关原理

DDR3内部相当于存储表格,和表格的检索相似,需要先指定 行地址(row),再指定列地址(column),这样就可以准确的找到需要的单元格。对于DDR3内存,单元格称为基本存储单元(也就是每次能从该DDR3芯片读取的最小数据),存储表格称为逻辑bank(DDR3内存芯片都是8个bank,也就是说有8个这样的存储表格) 所以寻址的流程是先指定bank地址,再指定行地址(row),最后指列地址(column)来确定基本存储单元,每个基本存储单元的大小等于该DDR3芯片的数据线位宽,也就是每次能从单个DDR3芯片读取的最小数据长度。

2 地址线和内存容量分析

由上文可知要寻址DDR3芯片的基本存储单元需要指定3个地址: bank地址,行地址(row),列地址(column) 下面以三星MT41J1G4,MT41J512M8,MT41J256M16进行分析 MT41J1G4 – 128 Meg x 4 x 8 banks 、MT41J512M8 – 64 Meg x 8 x 8 banks 、MT41J256M16 – 32 Meg x 16 x 8 banks 三个型号的容量都是一样,仅仅只是数据线位宽不一样,从上述扩展命名可以分析DDR3芯片的地址线数量,数据线位宽,整体容量 比如:

MT41J256M16 - 32 Meg x 16 x 8 banks 单个DDR3芯片内部有8个banks因此有3根bank地址线BA0,BA1,BA2 每个bank大小是32M16 bit = 64MB 有16根数据线即基本存储单元是16bit
每个bank有32M个基本存储单元,总共有32M
8=256M个地址 从datasheet分析有15bit row地址和10bit column地址。但是芯片只提供了15根地址线,不够25根。 其实原因是行地址线RA0-RA14和列地址线CA0-CA9地址线分时共用(反正是先取行地址再取列地址)所以只需要15根地址线就可以 每个bank总共有2^15 * 2^10 = 32M个基本存储单元 ,然后每个基本单元的大小是16bit所以总大小是32M16bit8 = 4Gbit

MT41J512M8 – 64 Meg x 8 x 8 banks 单个DDR3芯片内部有8个banks因此有3根bank地址线BA0,BA1,BA2 每个bank大小是64M8bit = 64MB 有8根数据线即基本存储单元是8bit 每个bank有64M个基本存储单元,总共有64M8=512M个地址 从datasheet分析有16bit row地址和10bit column地址。但是芯片只提供了16根地址线,不够26根。 原因也是行地址线RA0-RA15和列地址线CA0-CA9地址线分时共用 所以只需要16根地址线就可以 每个bank总共有2^16* 2^10 = 64M个基本存储单元 然后每个基本单元的大小是8bit所以总大小是64M * 8bit*8 = 4Gbit

MT41J1G4 – 128 Meg x 4 x 8 banks 单个DDR3芯片内部有8个banks 每个bank大小是128M* 4bit = 64MB 有4根数据线即基本存储单元是4bit 每个bank有128M个基本存储单元,总共是128M8=1G个的地址 从datasheet分析有16bit row地址和11bit column地址 由于行地址线RA0-RA15和列地址线CA0-CA9,CA11地址线分时共用 所以只需要16根地址线就可以 每个bank总共有2^16 2^11 = 128M个基本存储单元 然后每个基本单元的大小是4bit所以总大小是128M 4bit8 = 4Gbit

注意DDR3芯片的PAGESIZE = 2^column * 数据线位宽/8 由此可知
MT41J1G4 – 128 Meg x 4 x 8 banks PAGESIZE = 2^11 * 4/8 = 1KB
MT41J512M8 – 64 Meg x 8 x 8 banks PAGESIZE = 2^10 * 8/8 = 1KB
MT41J256M16 – 32 Meg x 16 x 8 banks PAGESIZE = 2^10 * 16/8 = 2KB

3 DDR3控制器16bit/32bit概念
这儿所说的16bit/32bit指的是整个内存控制器以多长为单位进行存储,而不是单个DDR3芯片的基本存储单元
32bit表示内存控制器以32bit为单位访问内存,即给定一个内存地址。内存芯片会给内存控制器 32bit的数据到数据线上,当然该32bit数据可能不来自同一个DDR3芯片上,16bit与此类似 下面分析用两个16bit的DDR3内存如何拼成32bitDDR3 第一片16bit DDR3的BA0,BA1,BA2连接CPU的BA0, BA1, BA2

第二片16bit DDR3 的BA0,BA1,BA2连接CPU 的BA0, BA1, BA2

第一片16bit DDR3的A0A13连接CPU的A0A13

第二片16bit DDR3的A0A13连接CPU的A0A13

第一片16bit DDR3的D0D15连接CPU的D0D15

第二片16bit DDR3的D0D15连接CPU的D16D31

分析下该实例。

bank地址线是3bit所以单个16bit DDR3内部有8个bank. 行地址(row)A0~A13共14bit说明每个bank有2^14行 列地址(column)A0~A9共10bit说明每个bank有2^10列 每个bank大小是2^14 * 2^10 * 16 = 16M * 16bit = 32MB 每个bank有16M个基本存储单元,总共有16M*8=128M个地址 单个芯片总大小是 32MB * 8 = 256MB

从前面的连线可知两块16bit DDR3的BA0BA2和D0D14是并行连接到内存控制器,所以内存控制器认为只有一块内存,访问的时候按照BA0BA2和A0A13给出地址。两块16bit DDR3都收到了该地址,给出的反应是要么将给定地址上的2个字节读到数据线上,要么是将数据线上的两个字节写入到指定的地址。
此时内存控制认为自己成功的访问的了一块32bit的内存, 所以内存控制器每给出一个地址,将访问4个字节的数据,读取/写入。这4字节数据对应到内存控制器的D0D31,又分别被连接到两片DDR3芯片的D0D15,这样32bit就被拆成了两个16bit分别去访问单个DDR3芯片的基本存储单元。

注意:尽管DDR3芯片识别的地址只有128M个,但由于内存控制器每访问一个内存地址,将访问4个字节数据,所以对于内存控制器来说,能访问的内存大小仍是512M,只不过在内存控制器将地址传给DDR3芯片时,低两位被忽略,也就是说DDR3芯片识别的地址只有128M个。
比如内存控制器访问地址0x00000000,0x00000001,0x00000002,0x00000003,但对DDR3来说,都是访问地址0x00000000。

内存映射主要讲的是如何将内存控制器管理的DDR3芯片地址空间映射到SOC芯片为DDR3预留的地址范围。比如基于ARM的SOC芯片,DDR3的预留地址一般都是0x80000000,如果没有使用内存映射,SOC去访问0x80000000地址时会造成整个系统崩溃,因为访问的地址并不存在实际的内存

DDR3控制器有两种映射模式:非交织映射和交织映射(interlave). 交织映射,即双通道内存技术,当访问在控制器A上进行时,控制器B为下一次访问做准备,数据访问在两个控制器上交替进行,从而提高DDR吞吐率。支持128byte,256byte,512byte的交织模式。如果要使用交织模式,要保证有两个内存控制器以及两个内存控制器有对称的物理内存(即两块内存大小一致;在各自的控制器上的地址映射一致)

非交织映射,即两个内存控制器的内存映射在各自的映射范围内线性递增。对于只存在1个内存控制器或者只使用1个内存控制器时则只能使用非交织的线性映射模式。

二 内存映射具体介绍

下面以DM385和DM8168来介绍内存映射 :
DM385有1个DDR控制器EMIF0支持JEDEC标准的DDR2,DDR3芯片. 当然DM385只能使用非交织映射模式 数据总线支持16bit和32bit. DM385有4个内存映射寄存器,所以最多可以映射4段地址空间 DMM_LISA_MAP__0, DMM_LISA_MAP__1, DMM_LISA_MAP__2, DMM_LISA_MAP__3 下图是该寄存器的具体介绍

SYS_ADDR: 映射到SOC系统上的物理地址, 比如需要映射到0x8000000则SYS_ADDR = 80

SYS_SIZE: 映射的内存大小,讲的是主要给系统映射了多大的内存

SDRC_INTL: 是否使用交织模式,以及使用何种交织模式映射

SDRC_MAP: 交织映射则为3,否则为1或者2

SDRC_ADDR:内存控制器的高位地址即没有映射前他的内存地址 一般都是从0x00000000开始

下面是我们DM385板卡的内存映射

#define DDR3_DMM_LISA_MAP__0 0x00

#define DDR3_DMM_LISA_MAP__1 0x00

#define DDR3_DMM_LISA_MAP__3 0x80400100

#define DDR3_DMM_LISA_MAP__4 0xB0400110

使用了两个映射寄存器,所以主要映射了两段地址空间

在这里插入图片描述
从上图可以看出来
第一段映射是将EMIF0的0x00000000映射到SOC系统地址0x8000000上,映射长度为256MB
第二段映射是将EMIF0的0x10000000映射到SOC系统地址0xB000000上,映射长度为256MB
下图是访问模式,线性访问物理地址

由于DM385只有一个内存控制器EMIF0所以只能非交织映射 当然对于上述映射方式可以变为如下映射

#define DDR3_DMM_LISA_MAP__0 0x00

#define DDR3_DMM_LISA_MAP__1 0x00

#define DDR3_DMM_LISA_MAP__3 0x00

#define DDR3_DMM_LISA_MAP__4 0x80500100
将EMIF0的0x00000000映射到SOC系统地址0x80000000,映射长度是512MB

DM8168内存映射

2个DDR控制器EMIF0和EMIF1,支持JEDEC标准的DDR2,DDR3芯片 DM8168支持非交织模式映射和交织模式映射 数据总线支持16bit和32bit.
DM8168有4个内存映射寄存器,所以最多可以映射4段地址空间 下面是我们DM8168板卡的内存映射

#define DDR3_DMM_LISA_MAP__0 0x00

#define DDR3_DMM_LISA_MAP__1 0x00

#define DDR3_DMM_LISA_MAP__3 0x80640300

#define DDR3_DMM_LISA_MAP__4 0xC0640320

使用了两个映射寄存器,所以主要映射了两段地址空间

在这里插入图片描述
从上图可知
第一段映射是将EMIF0和EMIF1的0x0000000交织映射到SOC系统的0x80000000,对于系统来说了总共映射了1GB的大小,从EMIF0映射了512MB,EMIF1映射了512MB
第二段映射是将EMIF0和EMIF1的0x2000000交织映射到SOC系统的0xC0000000,对于系统来说了总共映射了1GB的大小,从EMIF0映射了512MB,EMIF1映射了512MB
下图是访问模式,交织访问物理地址,128字节交替映射,在交织访问模式下,系统送出的物理地址在两个内存控制器上交替访问

当然也可以使用如下非交织映射

#define DDR3_DMM_LISA_MAP__0 0x00

#define DDR3_DMM_LISA_MAP__1 0x00

#define DDR3_DMM_LISA_MAP__3 0x80600100

#define DDR3_DMM_LISA_MAP__4 0xC0600200
将EMIF0的0x00000000映射到SOC系统地址0x80000000,映射长度是1GB
将EMIF1的0x00000000映射到SOC系统地址0xC0000000,映射长度是1GB
使用下图的线性访问模式

ref
https://blog.csdn.net/goodtalent/article/details/50069449?utm_medium=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-1.add_param_isCf&depth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-1.add_param_isCf

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内存工作原理 1.内存寻址 首先,内存从CPU获得查找某个数据的指令,然后再找出存取资料的位置时(这个动作称为“寻址”),它先定出横坐标(也就是“列地址”)再定出纵坐标(也就是“行地址”),这就好像在地图上画个十字标记一样,非常准确地定出这个地方。对于电脑系统而言,找出这个地方时还必须确定是否位置正确,因此电脑还必须判读该地址的信号,横坐标有横坐标的信号(也就是RAS信号,Row Address Strobe)纵坐标有纵坐标的信号(也就是CAS信号,Column Address Strobe),最后再进行读或写的动作。因此,内存在读写时至少必须有五个步骤:分别是画个十字(内有定地址两个操作以及判读地址两个信号,共四个操作)以及或读或写的操作,才能完成内存的存取操作。 2.内存传输 为了储存资料,或者是从内存内部读取资料,CPU都会为这些读取或写入的资料编上地址(也就是我们所说的十字寻址方式),这个时候,CPU会通过地址总线(Address Bus)将地址送到内存,然后数据总线(Data Bus)就会把对应的正确数据送往微处理器,传回去给CPU使用。 3.存取时间 所谓存取时间,指的是CPU读或写内存内资料的过程时间,也称为总线循环(bus cycle)。以读取为例,从CPU发出指令给内存时,便会要求内存取用特定地址的特定资料,内存响应CPU后便会将CPU所需要的资料送给CPU,一直到CPU收到数据为止,便成为一个读取的流程。因此,这整个过程简单地说便是CPU给出读取指令,内存回复指令,并丢出资料给CPU的过程。我们常说的6ns(纳秒,秒-9)就是指上述的过程所花费的时间,而ns便是计算运算过程的时间单位。我们平时习惯用存取时间的倒数来表示速度,比如6ns的内存实际频率为1/6ns=166MHz(如果是DDR就标DDR333,DDR2就标DDR2 667)。 4.内存延迟 内存的延迟时间(也就是所谓的潜伏期,从FSB到DRAM)等于下列时间的综合:FSB同主板芯片组之间的延迟时间(±1个时钟周期),芯片组同DRAM之间的延迟时间(±1个时钟周期),RAS到CAS延迟时间:RAS(2-3个时钟周期,用于决定正确的行地址),CAS延迟时间 (2-3时钟周期,用于决定正确的列地址),另外还需要1个时钟周期来传送数据,数据从DRAM输出缓存通过芯片组到CPU的延迟时间(±2个时钟周期)。一般的说明内存延迟涉及四个参数CAS(Column Address Strobe 行地址控制器)延迟,RAS(Row Address Strobe列地址控制器)-to-CAS延迟,RAS Precharge(RAS预冲电压)延迟,Act-to-Precharge(相对于时钟下沿的数据读取时间)延迟。其中CAS延迟比较重要,它反映了内存从接受指令到完成传输结果的过程中的延迟。大家平时见到的数据3—3—3—6中,第一参数就是CAS延迟(CL=3)。当然,延迟越小速度越快。

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