牛客网verilog VL23 ROM的简单实现

于 2023-11-08 19:50:19 发布
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文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_62556923/article/details/134297121
版权
该Verilog代码描述了一个简单的ROM模块，使用输入时钟(clk)和复位(rst_n)信号，以及地址和数据接口。ROM存储了8个3位宽的数据，地址范围0-7，每个地址对应一个二进制数。
摘要由CSDN通过智能技术生成 
`timescale 1ns/1ns
module rom(
	input clk,
	input rst_n,
	input [7:0]addr,
	
	output [3:0]data
);

reg [3:0]rom[7:0];

	always@(negedge rst_n)begin
		rom[0]<=4'd0;
		rom[1]<=4'd2;
		rom[2]<=4'd4;
		rom[3]<=4'd6;
		rom[4]<=4'd8;
		rom[5]<=4'd10;
		rom[6]<=4'd12;
		rom[7]<=4'd14;
	end

	assign data=rom[addr];

endmodule
//注意位宽 位宽和进制没有关系都按二进制位宽

天忘了阴晴.
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