Verilog中的 full case 与 parallel case

在使用Verilog时,case语句时非常常见的,case语句中有些非常有意思的东西,full case 与 parallel case,在这里我想写一下一些关于它们的相关知识。

一、full case  

在使用case时,我们一般要求在没有罗列所有情况时,要将default添加进去,以防止出现latch,但是有时候我们就会非常容易漏掉default,比如我们表示红绿灯时,三种情况需要两位,我们用00、01、10分别代表红绿蓝,这时我们已经将所有情况罗列清楚,但却没有用到11,就会很容易将其忘掉,就会导致综合时出现latch,如下图所示:

但当我们在代码中加了full case时,就可以避免出现latch:

 

所以加full case的意义就是让综合器知道所有情况已经罗列完毕,不可以产生锁存器,影响电路性能。

二、parallel case 

在正常的case语句条件设置时,要求所有case是互斥的,这样所有的条件都是并行的,构成一个多路选择器,没有优先级。所以如果我们的条件并不是互斥的时,就会出现优先级而我们并不需要优先级,这时就需要parallel case。

 

图中也说了,合理使用parallel case可以实现条件译码逻辑。

三、总结 

可以看到,无论是full case还是parallel case,可以说都是由于代码逻辑或者书写不规范造成的,如果我们在代码设计和书写时严格按照规范,那么我们是不需要使用这两个的。并且我觉得使用它们,会使代码变得不规范,所以我觉得知道它们的存在和意义即可,没必要使用。

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