Crosstalk and Noise-静态时序分析圣经第六章

前言：之前timing signoff 阶段，IP边界的出现了violation，当时IP vendor不提供netlist，后端根据抽取的lib来做STA，但lib check和flatten check肯定存在一定偏差，理解这个偏差就需要了解crosstalk、timing window等概念。找到STA圣经，第六章看完，还顺便解决了我在配合后端做STA收敛的过程中产生的很多其他疑问。比如输出sdf为什么一定要输入sdc？（Aggressor Functional Correlation），sdf是否只反标真实的path？后端提出IP signoff要加buffer隔离，在PT中设置端口进入信号crosstalk timing window无穷大，这样可以减小top check和lib check之间的偏差，合起来后的timing window跟block内部自己做的不一样，delta delay、transition都有区别，这里面的逻辑是什么？还有transition违例时加shield是为什么？概念搞清楚了，一切问题迎刃而解。

STA圣经第六章分两个部分，主要介绍crosstalk glitch分析和crosstalk delay分析，这里没有全部翻译，只是根据理解把我认为关键的部分做了记录。好了，开始吧~

Crosstalk Glitch Analysis

types of glitches

Glitch Thresholds and Propagation

DC thresholds

低于DC noise margin的毛刺，不论毛刺宽度如何，都不能通过扇出传播出去，所以DC noise margin是最坏情况下分析的，不检查毛刺宽度，也不影响设计的正常运行。

AC thresholds

通常，如果毛刺宽度很窄或扇出cell的输出电容较大，则毛刺不会影响正常功能运行。只要毛刺宽度比cell延迟窄得多，该毛刺对cell就没有影响。增加输出负载会增加cell延迟，从而使毛刺影响最小化。

Aggressor Timing Correlation

上图中，不使用timing window进行的分析将预测总毛刺幅度为0.53（= 0.11 + 0.10 + 0.09 + 0.23），这可能过于悲观。

对多个攻击者，timing window通过考虑不同网络可能进行电平切换的不同时间段来减少分析中的悲观度

Aggressor Functional Correlation

Crosstalk Delay Analysis

Basics

1、 Aggressor net steady

No crosstalk，完全由driving cell对电容充电

2、Aggressor switching in same direction

aggressor帮助driving cell充电，delay减少，称作negative crosstalk delay。一般用于hold分析(min path)。

3、Aggressor switching in opposite direction

aggressor的耦合电容需要从-Vdd充到Vdd，delay增加，称作positive crosstalk delay。一般用于setup分析(max path)。

 

Timing Verification Using Crosstalk Delay

有四种crosstalk delay

Positive rise delay(rise edge moves forward in time)

Negative rise delay(rise edge moves backward in time)

Positive fall delay(fall edge moves forward in time)

Negative fall delay(fall edge moves forward in time)

通常一根线上会有这四种delay的不同组合

Setup Analysis

worstcase分析时，Launch clock path和data path看positive crosstalk delay，使得launch time够长，capture clock path看negative crosstalk delay，使得capture time够短。注意，common clock path对launch和capture clock产生的crosstalk影响是不同的（launch和capture clock edge不同，相差一个clock period）。

Hold Analysis

分析手段和setup类似，这里省略。但关于crosstalk在common path上进行hold和setup的分析，有一个重要的区别。对hold来说，launch和capture clock edge是同一个edge，这个edge通过common path时不会对launch和capture clock path产生不同的crosstalk影响。所以worstcase hold分析会去除在common clock path上的crosstalk影响。（common path pessimism removal）

Computational Complexity

考虑到大型纳米级设计，对所有耦合电容进行分析的运算复杂度不可接收，其中包括寄生参数提取，crosstalk delay分析、crosstalk glitch分析等，要进行合适的配置保证CPU可运行。

Hierarchical Design and Analysis

策略：层次化的物理实现策略，分层提取寄生参数

前提：要求层次之间的信号不能存在耦合关系。

方法：1、不在模块边界上布线；2、在模块边界上加shield层。这两种方法可以避免与其他模块的网络耦合。

Filtering of Coupling Capacitances

小耦合电容可以在提取过程中或分析过程中过滤掉

过滤较小的耦合电容，小耦合比的电容，合并小的aggressor来简化计算。

Noise Avoidance Techniques

Shielding：此方法要求将屏蔽线放在关键信号的两侧，屏蔽线已连接到了电源或地。关键信号的屏蔽确保了关键信号没有有效的攻击者，因为在同一金属层中最相邻的走线是处于固定电位的屏蔽走线。尽管在不同的金属层中可能存在来自布线的某些耦合，但是大多数耦合电容还是由于同一层中的电容耦合引起的。由于不同金属层（上方和下方）通常会正交走线，这样跨层的电容耦合会最小化。因此，将屏蔽线放置在同一金属层中可确保关键信号的耦合最小。如果由于布线拥塞而无法使用接地或电源线进行屏蔽，则可以把在功能模式下保持不变、电平切换不频繁的信号（如扫描控制信号）布线为关键信号的直接相邻信号。这些屏蔽方法可确保不会由于相邻网络的电容耦合而产生串扰。

Wire spacing：这减少了与相邻网络的耦合。

Fast slew rate：网络上的压摆较快表示该网络不易受到串扰的影响。

Maintian good stable supply：这对于串扰而言并不重要，但对于最大程度地减少由于电源变化而引起的抖动至关重要。由于电源上的噪声，可能会在时钟信号上引入大量噪声。应该添加足够的去耦电容，以最大程度地减少电源上的噪声。

Guard ring：衬底（substrate）上的保护环（或双重保护环）有助于将关键的模拟电路与数字噪声隔离开来

Deep n-well：与上面类似，因为在模拟部分具有深n阱，有助于防止噪声耦合到数字部分。

Isolating a block：在分层设计流程中，可以将布线晕圈（halos）添加到块的边界；此外，还可以将隔离缓冲器（isolation buffers）添加到块的每个IO中。