如何从Process维度评估芯片面积

如何从Process维度评估芯片面积

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最近在小编知识星球上有不少星友问到工艺 Metal Stack 的相关问题。今天小编将从最基础的 Metal Stack 概念出发，详细解析在芯片规划前期如何去选择最佳的 Metal Stack。由于 Metal Stack 的选取影响到芯片的面积，因此小编又从 process 这个维度，进一步阐述了影响芯片面积的几大因素。

Metal Stack 介绍

Mx: First Inter-Layer Metal, 这类 metal 的最小宽度和最小间距均为 0.07um

My: Second Inter-Layer Metal, 这类 metal 的最小宽度和最小间距均为 0.14um

Three kinds of top-layter metal:

Mz™ : Top Metal pitch is 0.8um (W/S 最小值均为 0.4um)

My(2XTM): TOP Metal pitch 为 Mx pitch 的两倍（W/S 均为 0.14um）

Mr: Top Metal pitch 为 Mx pitch 的五倍（W/S 均为 0.5um)

下面所示的 metal stack 为 1P10M_5x2y2z。即共有 10 层 Metal，其中 6 层为一倍最小宽度（含 Metal1），4 层为 top metal。关于 metal stack 的介绍一般都在 foundary 提供的 design manual 中有详细的介绍。对于久经沙场的广大工程师来说，看到这个 metal stack，一眼应该就能看出这个是 TSMC 的工艺。

值得注意的是还有一层 AL 层是不包含在 10M 中的，这层是专门用来做RDL 走线的。对于不同的封装方式，这层的厚度要求是不一样的。一般情况 wire bond 的封装形式，AL 层要选用薄点的（flip chip 则相反）。至于原因请各位自行思考。

那么比如 Global Foundary 的 6U1x_1T8x_LB 这个 metal stack，它是共有几层 metal，以及有哪些宽窄 metal 呢？哪些层是可以用来绕线呢？

如何选 metal stack

当老板给你一个项目（指定工艺节点），让你来当 PM，你肯定需要去评估当前项目要用哪个 metal stack。这个过程绝对不是拍脑袋的过程，而是协同评估数字后端实现，封装设计的一个过程。因为 metal stack 的选取直接影响芯片成本，芯片的 IR drop，数字后端实现难易程度。

不知道大家平时看 ARM 发布的 GPU 或 CPU 的 Benchmark 时，都选用特别多的 metal layer。为什么呢？原因很简单，那就是实现会简单很多，而且他们做的东西往往都不是要拿去量产的。

试想下同样的 design，同样的面积，一个可用的 metal layer 层数为 10 层，另外一个可用的 metal layer 层数为 8 层，他们的实现难度会一样吗？因此，当我们听到别人说这个模块很好做，利用率可以做到很高，比如 85% 等等信息，其实是不能得出任何有用的信息（需要横向对比，需要在同一个维度对比，不能降维度做比较）。

• Powerplan

主要原则为最高两层用来做 power mesh，这样IR drop会好点。这是因为高层 metal 的厚度比较厚，电阻较小。经常我们发现某条 path 的 timing 不够好，可以利用上高层金属小电阻的特性来做基于 layer optimization 的 timing 优化。

• Signal route

最高两层被用来做 power net 后，能用于作为 signal route 的资源已经不多了。因此，需要考虑底层 metal 的绕线资源是否能够满足设计所要用的绕线资源。对于初次接触的新工艺或者新设计，需要去实践评估出一个合理的底层 metal layer 层数。

思考题： 如果将最高层的 metal（非 RDL）用来走信号线，会有什么影响？容易出现哪些问题？

7Track or 9Track

不同 Track 的 cell，它们的高度是不一样的。以 28nm 为例，7Track 和 9Track 的 cell 高度分别为 0.7um 和 0.9um。因此，相同数量 cell 的设计，7Track 的面积会更小。所以在数字 IC 后端设计实现阶段，优先考虑小 track 的 library。但是 7Track 的 cell 速度比如 9Track 慢。

不同阈值电压库

我们知道使用低阈电压的 library，其 cell delay 要比高阈值电压 cell 要快，leakage 更大。当我们的设计需要跑比较高频率时，我们可能需要低阈值电压的 cell，来进行时序的优化。如果设计的频率比较低，我们可能只需要用高阈值电压的 cell 即可。

在实际项目中，我们经常会碰到这样的一种情况。以 C40LVT 和 C40HVT 为例，同样的一个设计，同样的面积，如果综合和实现阶段分别用 C40LVT 和 C40HVT 来做，前者实现后的利用率会比后者的利用率低若干个点。 之所以出现这个现象，主要是因为 HVT 的速度比较慢，工具为了优化 timing 牺牲了一定的面积。当然如果设计的频率特别低，可能两者差别就很小，甚至无差别。

因此，在评估面积时，需要选用恰当合适的阈值电压库来做 PPA 的优化。

Timing Signoff 条件（setup,hold time 等）

对于特定的工艺，foundary 往往都会提供一份 Timing Signoff 的文档。这份文档里会详细阐述 timing signoff 相关的参数值设置，比如 derate 的设置（cell delay，net delay 等），clock uncertainty 值（setup 和 hold 分别提供）以及 max transition 的约束等等。

对于成熟工艺，foundary 已经通过大规模的 silicon 验证，往往提供的值会比较靠谱点。对于不太成熟的工艺，foundary 往往会给自己多留 margin，这里所说的 margin 是指 process 方面的 margin。比如他们为了保证良率，可能 K 库的时候是卡 5 个标准差，但这势必会给数字 IC 实现带来额外的负担，比如 hold uncertainty 多留 10ps。

因此，对于大厂来说，他们往往不太会直接用 foundary 提供的建议值。一方面是避免出现 over design，另外一方面是怕 foundary 预留的 margin 不够导致产品低良率。毕竟人与人，公司与公司之间的信任关系是需要时间来慢慢建立的。就像此时在屏幕上看小编公众号文章的你，你之所以一直会看我写的文章，那是因为你还是信任我的，对不？

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