Marin说PCB之电源完整性PDN—回路电感。

     这俗话说的好嘛，男人的嘴，骗人的鬼。小编之前说在讲到PCB之电源完整性PDN（2）--去耦电容的选取的时候说下一篇就会给大家分享关于回路电感的一些设计经验，谁曾想中间穿插了一遍其他的文章。这个属实不能怪小编我啊，你们知道如今的国际大环境不太好，很多大公司都已经开始裁员缩减开支了，小编也要时刻担心被公司裁掉的风险，在这个特殊的时候我还能够想着给大家分享一些知识经验，小编我容易嘛。你们作为读者不得给小编搞个一键三连，疯狂打CALL啥的（大家看过后觉得还可以的话就给个赞就好了，小编我感激不尽啊）。

            

      好了，咱们言归正传啊，小编我最近在做一个改板的时候，坐在我左手边的新同事，来自于大洋彼岸的西班牙海归研究生佳哥问我什么是回路电感啊？这个问题当时就我小编给问住了（毕竟有些非我自身PCB设计专业的一些名词我是没有他们硬件或者是SI的同事记得清楚，这个确实是属于闻道有先后，术业有专攻嘛，一时间记不起来也不是很丢人的。），我说这个嘛说来话长了，我就长话短说了。回路电感简单来说就是：是导体电流1A时周围的磁力线匝数。或者说当回路的中的电流为1A时，从回路的一端开始沿着导线行走时遇到的回路中所有电流产生的磁力线匝总数。我们知道当电路中有电流流过的时候，每个支路都会产生磁力线圈，如果回路的电流发生变化时，那么这两段导线周围的磁力线匝数就会随之发生变化的。同理，在每个之路两端都会产生一个感应电压，这个感应电压取决于你支路周围磁力线匝数变化的快慢。电流回路中的每个支路电压噪声取决于该支路周围的磁力线匝总数的变化速度。

      我们知道一条支路周围的磁力线圈由该支路中电流产生的磁力线圈（局部自磁力线圈）和其他支路产生的磁力线圈（局部互磁力线圈）两个部分组成的。但是，由于两个支路产生的磁力线圈方向相反，所以这段回路周围的磁力线匝总数就是自磁力线匝数和互磁力线匝数的差值。

图示有两条直线支路的导线，其中支路a就像信号路径，支路b就像返回路径。当沿支路a并累计其周围的磁力线匝数时，会发现既有源于a自身电流而产生的磁力线圈，即支路a的局部自感，也有源于b的磁力线圈，即支路a和b之间的局部互感。沿着支路a累计的磁力线总匝数就是支路a的总电感，而沿着支路b累计的就是支路b的总电感，将这两部分相加就是整个回路的回路自感，即：

     其中，Lloop表示双端回路的回路自感，La表示支路a的局部自感，Lb表示支路b的局部自感，Lab表示支路a和b之间的局部互感。需要特别注意一点的就是这个公式中的自感和互感实际上是局部自感和局部互感。而且我们从上面的公式中可以看出，两支路靠得越近，回路电感就越小。其中，各支路的局部自感保持不变而互感增大，互感增大使各支路周围的磁力线匝总数减小，从而使回路自感也减小了。

     如下图所示：两个形状不同但面积相等的电流回路，局部互感大不一样，两个回路的电感也不相同。一个回路中的两个支路的电流方向相反的时候，两条支路靠得越近的话，局部互感就越大，回路电感也就越小。当然我们是有理由认为回路电感与回路的面积成正比。当计算回路周围的磁力线总匝数时，必须注意这里的每一条线圈都穿过回路的中心。实际上，计算磁力线总匝数等于在整个回路面积上对磁场强度加以积分。虽然执行积分的区域明显与面积成比例，但是所积分回路中的磁场强度在很大程度上取决于回路形状和电流分布。我们已经知道减少回路电感的原理就是：使得我们返回路径尽量靠近信号路径并且减少回路面积，从而增大两条路径的局部互感。

   还有一些关于回路电感的一些名词，例如方块电感，扩撒电感啥的等小编后面有时间了再去单独讲一下吧。

我们还是回到这期的主要问题：“电源网络的PDN和回路电感”。我们大家知道稳压器和芯片之间的连接有键合线，封装引线，过孔，平面，当芯片的电流有突变的时候，就会在这些连接上面产品压降，造成电源轨道塌陷。所以说要使电源分配网络的阻抗比较小，有以下两条设计原则需要遵守：

1，低频时，添加具有低回路电感的去耦电容器；

2，高频时，使去耦电容器和芯片焊盘之间的回路电感最小，以保持它们之间的阻抗低于一定的值。

OK，那我们在设计的时候到底需要多大的去耦电容量呢？老铁们先别急，听小编我娓娓道来啊。首先我们可以根据时间段△t内，去耦电容器必须提供的电荷量大致估算一下。在这段时间内，电容器上必须有△Q的电荷流经过芯片释放掉。其两端的电压也会降低，压降△V: 

经过进一步的一些推导和计算可以得出：

     

 其中的步骤小编就不一一列出了（其实小编最不擅长就是骗妹子和推导一些计算公式啥的），大家感兴趣的可以自己去CSDN网上搜一下就能找到了。在上面的公式中：△t表示的是电荷由电容器供给的时间（单位是S）,0.05表示的是可以允许5%的电压下沉，C表示的是去耦电容器的容量（单位为F），V表示的是轨道电压，P表示的芯片的功耗（单位为W）。

我们都知道理想的电容器的阻抗是随着频率的增加而减少的，小编我有个大胆的猜想就是如果稳压器VRAM那边不能做出及时的反应（例如1MHz）,电容器给出足够低的阻抗的话，那么在高频的时候其阻抗将会更低。那么我们为啥不使用单个20UF电容器提供所需要的电容量呢？其原因有两个：

1，我们实际电容器的两端和芯片焊盘相连接的部分走线会有相应的回路电感的，该回路电感与理想电容器串联，导致了实际电容器的阻抗随着评率的增加而增大。

2，之前的文章中小编也都说了是去耦电容器的模型不是理想电容，实际上我们的电容都不是不只是纯粹的电容，也有电阻和电感，L是等效串联电感（ESL），来自引线，R2是并联泄漏电阻(或者可以叫做介质损耗电阻)，是电介质材料电阻率的函数，R1是等效串联电阻（ESR），是电容器耗散因数的函数； C是本身的电容。所以，电容的阻抗可以表示为：

下图所示是一个TDK的0201-2.2NF(CGA1A2X7R1E222K030BA)电容器的等效电路图：

其阻抗曲线图如下所示：

    我们之前的文章中也讲提到过：在频率较高时，如果想减小去耦电容器的阻抗，就要减小相关的回路电感，而不是靠增大电容量。我们知道去耦电容器的一个重要特性是：在频率较高时，阻抗仅与回路电感有关，此电感称为等效串联电感(ESL)。所以，频率较高时，减小去耦电容器的阻抗实际上就是设法减小芯片焊盘和去耦电容器引脚之间这一完整路径的回路电感。

     小编从西班牙海归研究生佳哥那里打听到了减小去耦电容器的回路电感的最好方法有以下几种，大家最好是拿个小本本记下来吧，毕竟好记性不如烂笔头嘛。

1，使电源平面和地平面靠近电路板表面层，以缩短过孔；（这个一般在设计层叠的时候需要考虑在内的，不过有的时候还是需要结合实际来看吧。）

2，使用尺寸较小的电容器；（之前文章提到了相同容量的电容器，其尺寸越小，ESL越低）

3，从电容器焊盘到过孔之间的连线要尽量短；

这个我举例说明一下吧，之前看过一个MICRON的LPDDR4的手册。上面就有关于DDR上面的关于电源网络PDN和电容位置的一些要求：

一般我们DDR的电容布局设计都是参考右边这个图比较多一些的。还有一些Simulation Results：

 

 上图所示的前两个是比较好一些的，第一种FNAOUT是需要POFV工艺的，这个在很多芯片电源有PDN要求，而且对PDN阻抗要求比较严格的时候使用的比较多一些，这样的做法是可以减少电容器到芯片焊盘上走线的寄生电感带来的影响。

4，将多个电容器并联使用。（相同容值的n个电容并联合后，其相应谐振频率是不会变的，只是阻抗点的阻抗变为了原来的1/n）

以上就是本期的所有内容了，我们下期课题不见不散，小编我要去看新闻联播了，拜拜了您。