＜Verilog实现加法器＞从加法器到计算单元

一，内容介绍

加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。
通过前面几篇文章我们实现了一些主流加法器结构，下面我们对加法器本身进行一些定量分析并进一步丰富其功能，从而实现计算单元。

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目前：从加法器到计算单元
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二，计算单元简介

所谓计算单元，即算术逻辑单元 (ALU，arithmetic logic unit)。当我们使用加法器做ALU的时候，仅仅只提供计算结果是不够的。我们还需要为计算机提供一些其他的非计算信息：
c_out ：最高位进位输出
overflow：溢出，说明运算结果是否有大于正确的运算表示范围
sign (negative or positive) ：正负条件，说明输出的数是正数还是负数
zero ：零条件，说明运算结果为0
在数字电路中任何数字的加减都可以视为补码的无符号数加法。
同时我们注意到带符号的两个复数相加将直接导致最高位出现进位，表现为数据溢出。因此我们对溢出条件的判断不能仅仅依靠加法器的最高位进位，而要考虑最高位和次高位以及参与运算的最高位、次高位进位综合判断。
如果我们计算有符号数的加减法，则符号位的进位无实际含义，但如果我们进行无符号数字的加法，则这一进位代表着实际加减法的进位输出。

三，verilog实现四位加法计算单元

接下来我们结合前面文章的加法器，实现一个具有无符号数字、补码加法两种功能且输出相应四种非计算信息的 4bits 加法器逻辑单元

module ALU_CRA #(parameter WIDTH = 4)(
input [WIDTH-1