AXI_lite代码简解（三）-AXI-LITE 自定义IP

AXI-LITE 自定义IP

  目的：通过嵌入式软核或者硬核通过AXI_Lite接口（Master）控制FPGA端引脚的GPIO。
  实现框图：

                  图4 50 自定义IP应用框图
  按照AXI互联机制我们知道，我们的自定义IP是通过AXI_Interconnect连接到Master端，整体的框图也比较简单，为了验证方便我们只按照红色线路径进行测试。
  自定义的IP也比较简单，是直接在上面两节的基础上修改几个参数即可。
  我们知道软核或者硬核通过接口向自定义IP写数据时，是通过slv_reg寄存器向总线上写数据的，为了方便计算基地址，我们选用slv_reg0寄存器赋值给GPIO。
  通过图4 49知道，IP的顶层接口分成两部分，一个是AXI_Lite接口，这部分上面两节有介绍，一个是GPI