fpga系列 HDL:全连接层实现单个神经元PE（组成：FADD+FM）+vivado单模块仿真

FakeOccupational

于 2024-09-13 19:00:00 发布

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分类专栏：硬件和移动端文章标签： fpga开发

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vivado单模块仿真

右键模块的tb.v文件-》“Set as Top” -》点击左侧的“Run Simulation”

在这里插入图片描述

vivado单模块综合

也可将其他模块暂时Disable
PE模块单独综合的结果:

在这里插入图片描述

单个神经元PE的结构

在这里插入图片描述

processingElement.v

该模块计算两个浮点数的乘积，并将乘积与当前结果相加。最终结果存储在 result 中。

module processingElement(clk,reset,floatA,floatB,result);

parameter DATA_WIDTH = 32;

input clk, reset;
input [DATA_WIDTH-1:0] floatA, floatB;
output reg [DATA_WIDTH-1:0] result;

wire [DATA_WIDTH-1:0] multResult;
wire [DATA_WIDTH-1:0] addResult;

floatMult FM (floatA,floatB,multResult);
floatAdd FADD (multResult,result,addResult);

always @ (posedge clk or posedge reset) begin
	if (reset == 1'b1) begin
		result = 0;
	end else begin
		result = addResult;
	end
end

endmodule