[技术讨论]对场效应管制造工艺参数的简单认识

自从去年美国对华为制裁后，关于芯片可以设计出来，但是制造不出来的话题甚嚣尘上。就算不是电子行业的人，也听过5nm，7nm的工艺。但是这个制造工艺到底是什么，作为电子应用工程师应该怎么关注呢？尽管我们不会太关注芯片啊，晶体管怎么设计的，一般的datasheet也没有对这些参数提及。选择一个MOS管，更多关注的是Vgs，Vds，ID，Ciss，Coss等之类的常规参数。在这里从设计的角度简单聊一下，车载电子，消费类电子（非手机）的半导体工艺要求没有那么高，一般70nm，0.18um工艺设计出来的芯片基本都能满足要求。

一般这个加工工艺指的是紫外光（或极紫外光）光刻的最小直径，那么就要求设计的MOS管沟道要大于这个直径，下图是MOS管的内部简易示意图。其中沟道长度L决定了所要求的加工工艺，沟道越长，那么要求的工艺技术就越简单。

比如要设计一个高CMRR的运放，那么沟道长度L会决定什么参数呢？

对于差分输入极的共模抑制比，就是差模电压增益和共模电压增益的比值的绝对值，CMRR=|Avd/Avc|=2*gm*RS，RS就是下面电流源的等效阻抗。

如果是绝对对称的差分管，那么CMRR就是理想的无穷大，现在考虑M1和M2的W/L由于工艺的精度问题，不能做成一致。假设M1和M2的W/L相差1%，即△(W/L)=1%*(W/L),最终导致CMRR=|Avd/Avc|=10^5，就要求2*gm*RS=10^5，将电流源设计为constant current模式，电路图如下图所示。其中Mo的等效阻抗就是ro，注意此处的跨导gm是指的M1。直接借用上一个帖子的结论，当两个管子不对称，CMRR会是多少呢？

根据这个结果就知道2*gm1/ro=10^3

图中所有MOS需要工作在饱和区，才能起到放大作用，流过Mo的电流和gm使用下面公式计算，其中定义k=un*Cox*W/L,其中un是电子迁移率，Cox是栅极氧化层等效电容。具体内容不展开，相关资料网上可以查询到。

使用等效公式gm=sqr(2*k*ID)=K(Vgs-Vth)=ID/(0.5*(Vgs-Vth))

有了这些公式，还需要一些已知条件，才能开始进行差分输入极的电流源的设计。在这里将M0的开启阈值电压定义Uov=Vgs-Vth=2V，流过M0的电流ID=2mA, 所以流过M1和M2的电流是1mA，由于K可以由半导体公司提供，所以这个值也是已知，现在设定为K=2mA/V^2.

现在有了这么多值，就能计算出gm1=1mA/(0.5*2)=1 mA/V

因此可以计算出M0的等效阻抗（从漏极看进去的阻抗）r0=1000/2=500KΩ。这个阻抗和厄尔利电压有关，如果没有厄尔利电压的影响的话，输出转移特性图在饱和区是不会上翘的，这个ro是可以忽略的，但是这是理想情况，实际半导体生产是不可避免的。一般定义ro=VA/IDQ=500KΩ,此处对于MO的IDQ=2mA，

那么就能计算出厄尔利VA=100V，计算了这么多，也没有发现什么和W/L有关系。现在这个VA就是和L强相关的了，讲λ=1/VA成为沟道长度调制系数，其值为沟道长度L有关。因此半导体制程会决定VA的大小，其中半导体厂商会给出单位um对应的厄尔利。

通过查询相关半导体厂商的工艺，知道对于0.18um工艺制程，VA1=5V/um,可想可知，当VA=100V这个MOS管的沟道长度要做20um，这就要求芯片面积要做的很大，芯片size的增加就意味着成本的增加，这也是为什么芯片要求工艺越来越小，毕竟省钱啊。

现在就是0.18um的工艺制程，而且再这个图纸的基础上沟道长度太长了。那么就需要改进电路的。从以上的分析过程中可以得知，这个电路的关键就是要增加电流源的等效阻抗，那么就能降低厄尔利电压。从而也就能降低沟道长度。

在之前的帖子也提到到，提高电流源的阻抗，可以将constant current改进为cascode current，实现同样的电流源，但是其输出阻抗呈现幂极增长，修改的电路图如下：

增加一个M3就降电流源修改为Cascode电路，其等效阻抗为下面的公式

其中gm 为M0跨导，gmb为M0体效应跨导，可以忽略，Rs为M3从漏极看进去的阻抗ro，ro为M0从漏极看进去的阻抗（没有M3的时候）。

所以修改后原理图M0从漏极看进去的阻抗，可以简化为roo=gm0*ro*ro=500KΩ，

此处由于流过M0的电流是2mA,所以gm0=2mA/(0.5*2)=2 mA/V，

根据两个式子联立求解，就能得到M0的等效输出阻抗M0=sqr(250)=15.8KΩ,此时可以计算cascode电路源情况下的VA=15.8*0.2=3.16V,还是由0.18um工艺的单位VA1=5V/um，得到在此情况下的沟道长度L=3.16/5=0.63um。由于cascode用了两个MOS管，所以实际消耗的沟道长度L=0.63*2=1.26um，但是相比constant current电路沟道的20um的长度，整整缩小了快9倍，想想在一个负复杂的芯片系统，节约1um*1um的面积，不仅是成本的降低，也是性能的提升。

这些参数虽然都是比较理想化的分析，但是通过LTspice是可以对类似宽长比，沟道调制效应lambda等参数仿真，只要修改这些参数就可以反映出W/L对MOS管的影响。对MOS管开启的最小导通电流的影响；

以前都是使用MOS管，没怎么考虑过从芯片设计的角度考虑。这个帖子直观的展现出芯片工艺和性能之间的关系，这里仅仅是从CMRR角度考虑，还有PSRR，失调电压，压摆率等等因素都是和工艺有关的，所以提高工艺就是提升性能和降低成本的目的。

据说华为武汉芯片工厂已经进入产线调试，将实现芯片从设计到封测全自主，会使用28nm的工艺，虽然不能产出手机CPU,GPU等芯片，但是基本可以覆盖车载芯片，民用消费芯片大部分领域，未来可期！
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作者：kk的回忆
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