【JESD79-5之】8 AC & DC 输入测量标准（AC & DC Input Measurement Levels）

最新推荐文章于 2024-11-02 22:54:23 发布

逍遥自在行

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分类专栏： JESD79-5 文章标签： arm开发 fpga开发硬件工程前端

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8 AC & DC 输入测量标准（AC & DC Input Measurement Levels）

8.2 CA Rx电压和时序
8.3 输入时钟抖动规范
- 8.3.1 简介
- 8.3.2 DRAM输入时钟抖动规范
8.4 差分输入时钟(CK_t, CK_c) 交叉点电压 (VIX)
8.5 差分输入时钟电压灵敏度
8.6 Rx DQS抖动灵敏度
- 8.6.1 Rx DQS抖动灵敏度规范
- 8.6.2 Rx DQS抖动灵敏度测试的测试条件
8.7 Rx DQS电压灵敏度
- 8.7.1 简介
- 8.7.2 Rx DQS电压灵敏度参数
8.8 差分脉冲(DQS_t, DQS_c)输入交叉点电压(VIX)
- 8.8.1 DQS的差分输入电平
- 8.8.2 DQS_t, DQS_c的差分输入转换速率
8.9 Rx DQ电压灵敏度
- 8.9.1 简介
- 8.9.2 Rx DQ输入电压灵敏度参数
8.10 Rx压力眼
- 8.10.1 DDR5 Rx压力眼测试的参数
8.11 连通性测试（CT）模式 - 输入电平和时序要求
- 8.11.1 连通性测试(CT)模式输入电平
- 8.11.2 RESET_n的CMOS轨道到轨道输入电平

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8.2 CA Rx电压和时序

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下面涉及到的规则在假定内部CA VREF情况下，如果VREF是外部的，这个规则需要随之调整。
CA/CS输入信号的接收端遵从电压和时间要求下的掩码如图179所示；单数据倍率下CA/CS信号都适用这个规则。
CA输入信号接收端掩码适用于所有CA频脚，接收端掩码（Rx Mask）划定了输入信号不能进入的范围，以确保DRAM输入信号接收端能够成功的捕获期望的输入信号作为有效信号。

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Vcent_CA：交叉点处电压水平
cumulative：累计的
depicted：描述

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Vcent_CA(pin mid)代表对于给定的DRAM组件，所有CA和CS频脚的最大Vcent_CA和最小Vcent_CA电压的中间点。如图181，CA Vcent level代表累积输入数据眼图正中间，即眼图眼宽最宽处；这进一步清晰了DRAM组件电压水平变化必须考虑到Rx mask；组件VREF根据Ron和ODT进行设置。

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图体现的是CA电压变化与时间的关系，纵坐标为电压，横坐标可以看做若干个UI
眼图纵坐标为电压，表征了信号噪声，横坐标为时间，表征信号抖动
信号出现在眼图中Rx Mask外，眼图内区域内代表这个信号质量是好的，可以被有效接收

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Amplitude：振幅
下面表格中的参数都是围绕着信号有效的一些规定，围绕的都是眼图一些相关参数

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注1：接收端 (CA) 的掩码电压和定时参数包括电压和温度漂移。
注2：接收端掩码电压VcIVW的总体（最大）必须以Vcent_CA（引脚中心）为中心。
注3：接收端差动 CA 到 CK 的抖动总定时窗口位于 VcIVW 电压水平。
注4：定义在 CA 内部 VREF 范围内。无论输入信号的共模如何，接收端引脚的掩码必须位于内部 VREF CA 范围内。
注5：仅当 Vcent_CA（引脚中心）时，CA 的最小输入脉冲宽度被定义。
注6：以 Vcent_CA（引脚中心）为中心的 VcIVW 掩码下的输入上升速率。
注7：当没有发生过渡时，不需要满足 VIHL_AC。
注8：* UI=tCK(avg)min（单位间隔 = 平均 tCK 的最小值）

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注1：CA接收端引脚的掩码电压和定时参数，包括电压和温度漂移。
注2：Rx掩码电压VcIVW的总体最大值必须以Vcent_CA（引脚中间）为中心。
注3：Rx差分CA到CK的抖动总定时窗口位于VcIVW电压水平。
注4：定义在CA内部VREF范围内。无论输入信号的共模如何，接收端引脚上的掩码必须在内部VREF CA范围内。
注5：仅在Vcent_CA（引脚中间）时，CA的最小输入脉冲宽度被定义。
注6：在以Vcent_CA（引脚中间）为中心的VcIVW掩码上的输入斜率。
注7：当不发生过渡时，不需要满足VIHL_AC。
* 单位间隔 = tck（平均）的最小值

8.3 输入时钟抖动规范

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8.3.1 简介

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时钟被驱动到DRAM，可以通过L/RDIMM模块的RCD来实现，也可以通过U/SODIMM模块的主机来实现（图184）。

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https://blog.csdn.net/jiangwei0512/article/details/82817826?spm=1001.2101.3001.6661.1&utm_medium=distribute.pc_relevant_t0.none-task-blog-2~default~BlogCommendFromBaidu~Rate-1-82817826-blog-88689840.pc_relevant_vip_default&depth_1-utm_source=distribute.pc_relevant_t0.none-task-blog-2~default~BlogCommendFromBaidu~Rate-1-82817826-blog-88689840.pc_relevant_vip_default&utm_relevant_index=1

8.3.2 DRAM输入时钟抖动规范

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Rj：服从高斯分布的随机性抖动；Dj：有界限的确定性抖动。
输入时钟违反抖动的最小/最大抖动界限将导致DDR5 SDRAM设备故障。

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注1：f0 = 数据速率/2，例如：如果数据速率为3200MT/s，则f0=1600。
注2：上升和下降时间的斜率（V/nsec）是在参考时钟的差分输出的+100 mV和-100 mV之间测量的。
注3：需要刺激与所有发射器和接收器通道切换时发生的芯片内噪声类似的情况。当发射端测量设置中没有插座时，在许多情况下，串扰的贡献不重要，或者可以在可容忍误差范围内估计，即使所有发射器通道都发送模式。当存在插座时，例如DRAM组件作为DUT时，串扰的贡献可能很重要。为了最小化串扰对测量结果的影响，在测试通道附近选择的小组通道可能会被关闭（发送DC信号），而其余的发射器通道会发送模式到相应的接收器，以激发设备切换引起的真实芯片内噪声。请注意，可能存在一种情况，当满足Dj或Rj规格中的一项而违反另一项时，需要运行信号分析来确定链路的可行性。
注4：Duty Cycle Error定义为所有单位间隔（UI）的平均值与奇数UI的平均值之间的绝对差值，其大小等于所有UI的平均值与所有偶数UI的平均值之间的绝对差值。
注5：Rj是1-UI抖动的RMS值，没有BUJ，但存在芯片内类似于系统噪声。在进行DCD的软件校正之后进行提取。
注6：Dj是1-UI抖动的pp值（在软件辅助的DCC之后）。没有BUJ，但存在芯片内类似于系统的噪声。Dj表示双Dirac拟合的Djdd，在进行DCD的软件校正之后。
注7：Rj是N-UI抖动的RMS值，没有BUJ，但存在芯片内类似于系统噪声。N取1 < N < 4。在进行DCD的软件校正之后进行提取。
注8：Dj是N-UI抖动的pp值，没有BUJ，但存在芯片内类似于系统噪声。N取1 < N < 4。Dj表示双Dirac拟合的Djdd，在进行DCD的软件校正之后。
注9：Rj是N-UI抖动的RMS值，没有BUJ，但存在芯片内类似于系统噪声。N取3 < N < 31。在进行DCD的软件校正之后进行提取。
注10：Dj是N-UI抖动的pp值，没有BUJ，但存在芯片内类似于系统噪声。N取3 < N < 31。Dj表示双Dirac拟合的Djdd，在进行DCD的软件校正之后。
注11：这些参数的验证方法将在未来的投票中进行说明。
注12：如果时钟在BER为1E-16时满足总抖动Tj的要求，则可以考虑满足规格的单独Rj和Dj组成部分是可选的。Tj被定义为Dj + 16.2 * Rj，对应于BER为1E-16。

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注1：f0 = 数据速率/2，例如：如果数据速率为3200MT/s，则f0=1600。
注2：上升和下降时间的斜率（V / nsec）是在参考时钟的差分输出的+100 mV和-100 mV之间测量的。
注3：需要刺激与所有发射器和接收器通道切换时发生的芯片内噪声类似的情况。当发射端测量设置中没有插座时，在许多情况下，串扰的贡献不重要，或者可以在可容忍误差范围内估计，即使所有发射器通道都发送模式。当存在插座时，例如DRAM组件作为DUT时，串扰的贡献可能很重要。为了最小化串扰对测量结果的影响，可以选择关闭与被测试通道相邻通道的小组通道（发送DC信号），而其余的发射器通道会发送模式到相应的接收器，以激发设备切换引起的真实芯片内噪声。请注意，可能存在一种情况，当满足Dj或Rj规格中的一项而违反另一项时，需要运行信号分析来确定链路的可行性。
注4：占空比误差定义为所有单位间隔（UI）的平均值与奇数UI的平均值之间的绝对差值，其大小等于所有UI的平均值与所有偶数UI的平均值之间的绝对差值。
注5：Rj是没有BUJ的1个UI抖动的RMS值，但存在芯片内类似于系统噪声。在进行DCD的软件校正之后进行提取。
注6：Dj是没有BUJ的1个UI抖动的pp值（在软件辅助的DCC之后）。但存在芯片内类似于系统噪声。Dj表示双Dirac拟合的Djdd，在进行DCD的软件校正之后。
注7：Rj是没有BUJ的N个UI抖动的RMS值，但存在芯片内类似于系统噪声。N取1 < N < 4。在进行DCD的软件校正之后进行提取。
注8：Dj是没有BUJ的N个UI抖动的pp值，但存在芯片内类似于系统噪声。N取1 < N < 4。Dj表示双Dirac拟合的Djdd，在进行DCD的软件校正之后。
注9：Rj是没有BUJ的N个UI抖动的RMS值，但存在芯片内类似于系统噪声。N取3 < N < 31。在进行DCD的软件校正之后进行提取。
注10：Dj是没有BUJ的N个UI抖动的pp值，但存在芯片内类似于系统噪声。N取3 < N < 31。Dj表示双Dirac拟合的Djdd，在进行DCD的软件校正之后。
注11：这些参数的验证方法将在未来的投票中进行说明。
注12：如果时钟在BER为1E-16时满足总抖动Tj的要求，则可以考虑满足规格的单独Rj和Dj组成部分是可选的。Tj被定义为Dj + 16.2 * Rj，对应于BER为1E-16。

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8.4 差分输入时钟(CK_t, CK_c) 交叉点电压 (VIX)

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8.5 差分输入时钟电压灵敏度

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不同输入时钟电压敏感性测试提供了一种测试接收方对不同电压驱动的时钟的敏感性的方法学（不考虑ISI,JITTER,串扰）。这里定义了Rx电压灵敏性的需求。在特定的BER情况下，系统的DRAM输入摆动必须大于DRAM Rx.

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8.5.1 差分输入时钟电压灵敏度参数

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VRx_CK：定义如下，时钟接收者必须满足DDR5的最小BER需求

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8.5.2 时钟的差分输入电压电平

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8.5.3 时钟 (CK_t, CK_c)的差分输入转换速率

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8.6 Rx DQS抖动灵敏度

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接收DQS抖动敏感性测试提供了一种测试接收者的脉冲灵敏性的方法学，在已转递的脉冲输入，应用占空比失真或者随机抖动，数据无抖动，噪音和传输接口。接收者必须满足合适的误比特率，并且通过占空比失真和随机抖动的联合作用。

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8.6.1 Rx DQS抖动灵敏度规范

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表412提供了DDR5 DRAM接收者工作在可能的传输速率下的Rx DQS抖动灵敏性定义，这些参数是在CTC2卡上测试的，既没有附加增益，也没有Rx均衡设置。

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注1：验证方法将在未来的投票中定义。对于该参数，2UI被定义为1tCK。
注2：如果tRx_DQ_tMargin超过规格的5%或更多，则可以将每个tRx_DQ_tMargin_DQS_DCD，tRx_DQ_tMargin_DQS_Rj和tRx_DQ_tMargin_DQS_DCD_Rj放宽至多5%。
注3：DQ定时宽度 - 使用重复模式（参见注4中的模式）测量的任何数据通道的定时宽度，测量BER=E-9。
注4：在转发的strobe DQS中注入DCD的无ISI重复模式，与tRx_DQ_tMargin相比，任何数据通道的定时宽度的退化程度，测量BER=E-9。DCD的幅度在Rx DQS抖动敏感性测试的测试条件下指定。使用重复的3个“1”和3个“0”的类似于时钟的模式进行测试。
注5：在转发的strobe DQS中仅注入Rj的无ISI重复模式，与tRx_tMargin相比，任何数据通道的定时宽度的退化程度，测量BER=E-9。Rj的幅度在Rx DQS抖动敏感性测试的测试条件下指定。
注6：在转发的strobe DQS中同时注入DCD和Rj的无ISI重复模式，与tRx_tMargin相比，任何数据通道的定时宽度的退化程度，测量BER=E-9。DCD和Rj的幅度在Rx DQS抖动敏感性测试的测试条件下指定。
注7：任何数据通道相对于strobelane的延迟，测量在Tx+Channel末端。该参数是来自于Tx中数据时钟不匹配以及连接Tx和Rx的介质上的效应的集合总和。
注8：所有测量值在BER=E-9下进行。
注9：该测试应在完成并通过DQS和DQ电压敏感性测试之后进行。
注10：只要满足规格要求，用户可以自由设置strobe和DQ信号的电压摆幅和上升/下降时间。对于该测试，可以调整DQS和DQ的输入电压摆幅和/或上升/下降时间，但不能超过规格要求。

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注意1：验证方法将在未来的投票中定义。对于该参数，2UI被定义为1tCK。
注意2：如果tRx_DQ_tMargin超过规范的5%或更多，每个tRx_DQ_tMargin_DQS_DCD，tRx_DQ_tMargin_DQS_Rj和tRx_DQ_tMargin_DQS_DCD_Rj可以放宽至多5%。
注意3：DQ定时宽度 - 使用重复的模式（有关模式，请参考注4）测量的任何数据通道的定时宽度，测量BER=E-9。
注意4：使用在转发的strobe DQS中注入DCD的无ISI重复模式，相对于tRx_DQ_tMargin的退化的定时宽度的大小，测量BER=E-9。DCD的幅度在Rx DQS抖动敏感性测试的测试条件下指定。使用重复的3个“1”和3个“0”的类似于时钟的模式进行测试。
注意5：使用在转发的strobe DQS中仅注入Rj的无ISI重复模式，相对于tRx_tMargin的退化的定时宽度的大小，测量BER=E-9。Rj的幅度在Rx DQS抖动敏感性测试的测试条件下指定。
注意6：使用在转发的strobe DQS中同时注入DCD和Rj的无ISI重复模式，相对于tRx_tMargin的退化的定时宽度的大小，测量BER=E-9。DCD和Rj的幅度在Rx DQS抖动敏感性测试的测试条件下指定。
注意7：相对于strobelane测量的任何数据通道相对于strobelane的延迟，该参数是来自于Tx中数据时钟不匹配以及连接Tx和Rx的介质上的效应的集合总和。
注意8：所有测量均在BER=E-9下进行。
注意9：此测试应在完成并通过DQS和DQ电压敏感性测试之后进行。
注意10：只要满足规范要求，用户可以自由设置strobe和DQ信号的电压摆幅和上升/下降时间。对于此测试，可以调整DQS和DQ的输入电压摆幅和/或上升/下降时间，而不超过规范要求。

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8.6.2 Rx DQS抖动灵敏度测试的测试条件

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表415列出了在测量表412和表413中规定的Rx DQS Jitter Sensitivity参数时，必须应用于转发脉冲的占空比失真(DCD)和/或随机抖动(Rj)的量。

注意1：在施加此规范时，对strobelane进行了压力测试，但数据输入保持大振幅，无节拍或ISI注入。指定的电压位于Rx输入引脚。在这个测试中，可以调整DQS和DQ的输入电压摆幅和/或上升/下降时间，而不超过规范要求。
注意2：转发的strobe通道的抖动响应将取决于输入电压，主要是由于时钟接收器的带宽限制。对于此修订版，没有单独规定与输入幅度相关的抖动规范，而是只在指定的时钟幅度下进行响应表征。指定的电压位于Rx输入引脚。
注意3：应测试各种符合最大限值的DCD值
注意4：应测试各种符合最大限值的Rj值
注意5：应测试各种符合最大限值的DCD和Rj组合。这些注入的抖动引起的最大定时裕度退化在表412和413中指定。
注意6：尽管DDR5具有突发流量，但当前可用的可用于此测试的BERT不支持突发流量模式。对于此参数，使用连续的strobe和连续的DQ。在此测试中使用重复的3个“1”和3个“0”的类似于时钟的模式。
注意7：对从BERT应用到输入转发DQS的占空比失真（以UI DCD表示）
注意8：对从BERT应用到输入转发DQS的边缘抖动的RMS值（以UI的百分比表示）
注意9：对从BERT应用到输入转发DQS的占空比失真（以UI DCD表示）和边缘抖动的RMS值（以UI的百分比表示）
注意10：只要满足规范要求，用户可以自由设置strobe和DQ信号的电压摆幅和上升/下降时间。对于此测试，可以调整DQS和DQ的输入电压摆幅和/或上升/下降时间，而不超过规范要求。

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注意1：在施加此规范时，strobelane受到压力测试，但数据输入保持着大振幅，并且没有抖动或ISI注入。指定的电压是在Rx输入引脚处测量的。在该测试中，可以调整DQS和DQ的输入电压摆幅和/或上升/下降时间，但不能超出规范要求。
注意2：转发的strobe通道的抖动响应将取决于输入电压，主要由于时钟接收器的带宽限制。对于此修订版，没有单独规定与输入幅度相关的抖动规范，而是仅在指定的时钟幅度下进行响应表征。指定的电压是在Rx输入引脚处测量的。
注意3：应该测试各种符合最大限值的DCD值。
注意4：应该测试各种符合最大限值的Rj值。
注意5：应该测试各种符合最大限值的DCD和Rj的组合。由于这些注入的抖动引起的最大定时裕度退化在独立的表中进行了规定。
注意6：尽管DDR5具有突发流量，但当前可用于此测试的BERT不支持突发流量模式。这个参数使用连续的strobe和连续的DQ进行测试。这个测试使用重复的3个“1”和3个“0”形成类似时钟的模式。
注意7：作为应用于从BERT转发的输入DQS的占空比失真（以UI DCD表示）。
注意8：作为应用于从BERT转发的输入DQS的Rj的RMS值（作为边缘抖动指定），其值以UI的百分比表示。
注意9：作为应用于从BERT转发的输入DQS的占空比失真（以UI DCD表示）和Rj的RMS值（作为边缘抖动指定），其值以UI的百分比表示。
注意10：用户可以自由设置strobe和DQ信号的电压摆幅和上升/下降时间，只要满足规范要求即可。在该测试中，可以调整DQS和DQ的输入电压摆幅和/或上升/下降时间，但不能超出规范要求。

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8.7 Rx DQS电压灵敏度

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8.7.1 简介

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接收机DQS(脉冲)输入电压灵敏度测试提供了在没有码间干扰(ISI)，抖动(Rj, Dj, DCD)和串扰噪声的情况下测试接收机对不同输入电压的灵敏度的方法。

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8.7.2 Rx DQS电压灵敏度参数

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输入差分(DQS_t, DQS_c) VRx_DQS的定义和测量如表418和419以及图191所示。接收器必须通过DDR5的最小误码率要求(见第7.2.3节)。
这些参数是在CTC2卡上测试的，既没有附加增益，也没有Rx均衡设置。

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8.8 差分脉冲(DQS_t, DQS_c)输入交叉点电压(VIX)

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8.8.1 DQS的差分输入电平

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8.8.2 DQS_t, DQS_c的差分输入转换速率

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8.9 Rx DQ电压灵敏度

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8.9.1 简介

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接收机数据输入电压灵敏度测试提供了在没有符号间干扰(ISI)，抖动(Rj, Dj, DCD)和串扰噪声的情况下测试接收机对不同输入电压的灵敏度的方法。

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8.9.2 Rx DQ输入电压灵敏度参数

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输入单端VRx_DQ的定义和测量如表428和429以及图195所示。接收器必须通过DDR5的最小误码率要求(见第7.2.3节)。这些参数是在CTC2卡上测试的，既没有附加增益，也没有Rx均衡设置。

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8.10 Rx压力眼

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压力眼测试提供了一种方法，可以结合ISI(损耗和反射)、抖动(Rj、Dj、DCD)和串扰噪声，为DRAM接收器创建适当的应力。通过ISI、抖动和串扰组合施加等效应力眼时，接收机必须通过适当的误码率。

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8.10.1 DDR5 Rx压力眼测试的参数

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注意1：在均衡后接收器的眼图必须满足最低误码率要求。
注意2：这些参数应用于定义的黄金参考通道，参数尚未确定。
注意3：DFE插值范围限制适用：Tap-2、Tap-3和Tap-4的绝对值之和应小于60mV（|Tap-2| + |Tap-3| + |Tap-4| < 60mV）。
注意4：在没有直流电压漂移的情况下进行评估。
注意5：在没有温度漂移的情况下进行评估。
注意6：供电电压噪声受到直流带宽规范的限制，请参阅第6.2节。
注意7：应假设受压的眼图呈菱形。
注意8：VREFDQ、DFE增益偏置步进和DFE插值1、2、3、4的偏置步进可以根据需要进行调整，但不能超出规范要求，包括注意事项3中的限制。

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注意1：必须在均衡后的接收器眼图中满足最低误码率要求。
注意2：这些参数应用于经定义的参考通道，具体参数尚未确定。
注意3：DFE插值范围限制适用：Tap-2、Tap-3和Tap-4的绝对值之和应小于60mV（|Tap-2| + |Tap-3| + |Tap-4| < 60mV）。
注意4：在没有直流供电电压漂移的情况下进行评估。
注意5：在没有温度漂移的情况下进行评估。
注意6：供电电压噪声根据直流带宽规范进行限制，请参见第6.2节。
注意7：假设受压眼图呈菱形。
注意8：可以根据需要调整VREFDQ、DFE增益偏置步进和DFE插值1、2、3、4的偏置步进，但不能超过规范要求，包括注意事项3中的限制。

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注意1：必须在均衡后的接收器眼图中满足最低误码率要求。
注意2：这些参数应用于定义的黄金参考通道，具体参数尚未确定。
注意3：DFE插值范围限制适用：Tap-2、Tap-3和Tap-4的绝对值之和应小于60mV（|Tap-2| + |Tap-3| + |Tap-4| < 60mV）。
注意4：在没有直流供电电压漂移的情况下进行评估。
注意5：在没有温度漂移的情况下进行评估。
注意6：根据直流带宽规范，供电电压噪声有一定限制，请参见第6.2节。
注意7：假设受压眼图呈菱形。
注意8：可以根据需要调整VREFDQ、DFE增益偏置步进和DFE插值1、2、3、4的偏置步进，但不能超过规范要求，包括注意事项3中的限制。

8.11 连通性测试（CT）模式 - 输入电平和时序要求

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在CT模式下，输入电平定义如下：
TEN pin：CMOS轨对轨，AC高低分别为VDDQ的80%和20%。
CS_n: CMOS轨对轨，AC高低分别为VDDQ的80%和20%。
测试输入引脚:CMOS轨对轨，AC高低分别为VDDQ的80%和20%。
RESET_n: CMOS轨对轨，AC高低分别为VDDQ的80%和20%。
在TEN引脚置高之前，所有电压供应必须是有效和稳定的。

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当TEN引脚置高，CK_t和CK_c信号将被忽略，DDR5存储设备将在tCT_Enable时间后进入CT模式。在CT模式下，内存阵列中的任何刷新活动都不会被保持，无论是外部(即自动刷新)还是内部(即自刷新)发起的。

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TEN引脚可以在以下情况置高，DRAM完成上电之后，在RESET_n置低之后，在RESET_n置低已经消逝之后的等待时间，并且在开始时钟(CK_t, CK_c)之前。

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在CT模式下，TEN引脚可以在任何时候被置低。退出CT模式后，DDR5存储设备的状态未知，无法保证存储阵列原始内容的完整性;因此，需要重置初始化序列。

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在TEN输入为High和CS_n输入为Low的情况下，将测试输入施加到测试输入脚（即输入有效），tCT_valid时间后，测试输出引脚上的所有输出信号将保持稳定（即有效）。

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8.11.1 连通性测试(CT)模式输入电平

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在CT模式下，DDR5 SDRAM输入信号参数如表435

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8.11.2 RESET_n的CMOS轨道到轨道输入电平

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注意1：在RESET_n被注册为低电平之后，必须在tPW_RESET时间内保持RESET_n的电平低于VIL(DC)_RESET，否则可能无法重置SDRAM。
注意2：一旦RESET_n被注册为高电平，必须保持RESET_n的电平高于VIH(DC)_RESET，否则在RESET_n信号低电平触发重置之前，SDRAM的操作将无法保证。
注意3：重置操作会清除数据内容。
注意4：该定义仅适用于“电源稳定时的复位过程”。
注意5：可能会出现过冲。应根据绝对最大直流额定值加以限制（参见表格390）。
注意6：可能会出现欠冲。应根据绝对最大直流额定值加以限制（参见表格390）。