后仿真中《SDF反标必懂连载篇》之 探究 SDF延迟精度 与 timescale 精度问题

已于 2024-07-20 14:15:18 修改
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分类专栏： GLS网表仿真，那些应该啃得硬骨头 文章标签： 后仿
于 2024-07-20 13:56:10 首次发布
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一  SDF 文件中的延迟数据

二  设计文件中的 timescale 指令

三  SDF 精度和 timescale 之间的关系

【例子1】

【例子2】 

【例子3】 

【例子4】 

本篇文章，同样属于后仿真中的SDF反标系列文章内容之一。今天，将前仿真中的timescale 和 后仿真中 timescale+sdf 延迟数据，进行贯通讲解。不要忽视这部分内容，因为后仿真的成功准确与否，时间精度问题，很重要。为什么？ 接下来一一讲解。

一  SDF 文件中的延迟数据

首先，谈一谈SDF文件中的反标数据格式，数据的大小和数据的单位问题。

我们知道，SDF文件中记录的数据信息，是有单位的。有的SDF文件中使用的是1ns（不要惊讶，有的SDF文件确实这么设置），有的设置为1ps。这里并没有严格规定。

看下面的例子：

上述SDF文件中绿色箭头指示处，表明了本SDF文件中的数据单位是1ps。 例如： 黄色箭头指示的3.39ps, 4.20ps, 5.30ps 等数据 。但是在工具写SDF文件的时候ÿ

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后仿真中《SDF反标必懂连载篇》之 timescale 设置导致 SDF 反标延迟事故案例
那么菜的博客
07-20 1108
今天，通过案例，实实在在的分析 SDF 和 timescale 之间的内在联系。将工作中遇到的陷阱，分享给大家。关于SDF延迟精度和timescale 之间的关系，前面的文章，已经提到了。
浅谈芯片验证中的仿真运行之 timescale （二）典型案例
那么菜的博客
12-28 1735
【VCS中timescale报错案例】 最近练习vcs时，发现一个以前没有注意的问题，就是利用vcs编译时，多个模块的摆放顺序会对timescale产生影响。 第一张图里面我对多个模块的.v文件进行编译，顺序是aref_cunter.v sdram_aref.v sdram_init.v sdram_rd_wr.v master.v sdram_control_top.v sdram_model_plus.v tb_sdram_control_top.v，timescale 只在tb_sdra.
在芯片设计中，sdf用于标注延迟信息，那么走线延迟是如何在sdf中体现的
fyyysun的博客
05-30 1142
在芯片设计中，SDF（Standard Delay Format）用于标注电路逻辑门的延迟、开关延迟和互连线路的延迟。走线延迟是指电路中连接器件之间的信号传输路径的延迟时间，SDF 通过以下两种方式标注走线延迟：1. 设置输入和输出延迟。在 SDF 文件中，还可以为芯片中的信号汇和信号源之间的互连线路定义延迟。在 SDF 文件中，可以为每个时钟、数据或控制信号的输入和输出定义延迟。分别表示信号在汇端口上升沿和下降沿的延迟。分别表示端口对上升沿和下降沿的延迟，分别表示上升沿和下降沿的延迟。
后仿 时序检查 为什么verilog和sdf文件中都有，且延迟不一样
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rongxy_的博客
02-08 189
之所以sdf中的延迟和verilog中的延迟不一样是因为，verilog中只是理想值，跑后仿的时候，sdf中的延迟会把verilog中延迟都替换掉。
在cadence中进行sdf文件的反标及并进行数模混仿
WSBHX的博客
07-12 1677
3.在Main-Include Option Settings-Libraries Files/Directories下面加载上面说到的两个.v文件（综合文件和工艺库器件文件），其他默认点击OK；最近在做一个数模混合电路的流片工作，数字部分综合后会生成一个.sdf（标准延时格式）文件，正常来说应该是要在vcs软件上进行电路延时的反标，但由于我的电路需要信号在数字模块和模拟模块中来回循环多次，因此，打算在cadence中完成sdf文件反标，进行数模混合仿真。1.综合生成的电路网表的.v文件；
Verilog基础：延时模型
前进，才知道自己的渺小
08-31 2914
Verilog基础专栏。
【附录B：SDF 上】静态时序分析圣经翻译计划
qq_31515205的博客
01-20 1976
本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19 本附录将介绍标准延迟标注格式，并说明了如何在仿真中执行反标。 延迟格式描述了设计网表的单元延迟和互连走线延迟，无论设计是用两种主要硬件描述语言(VHDL或Verilog HDL)中的哪一种所描述的。 本章还会介绍仿真的反标(backannotation)，...
后仿真中《SDF反标必懂连载篇》之 SDF 文件由来
那么菜的博客
06-15 2253
STA产生SDF的过程中，可以把异步接口部分的时序检查禁止掉（通过放松检查时间），比如2-DFF的同步逻辑中的第一级DFF的setup和hold检查。连线的延迟信息不多说，单元的延迟通常是根据单元时序库（timing library）中定义的timing arc，从电路图形中间接提取计算出来的，而这些timing arc，要和仿真模型中（specify block）定义的io path要一一对应，在反标过程中才能标注成功。所以用电路的真实时序信息标注的过程，其实是一个覆盖默认时序信息的过程，所以也叫反标。
后仿真中《SDF反标必懂连载篇》之关联SDF与specify块
那么菜的博客
06-13 985
老话讲：纸上得来终觉浅，绝知此事要躬行。不错，今天我们一起来探究一下 SDF延迟文件中的数据信息，是如何与标准单元库或者网表代码进行关联的。下面的数据描述信息，来源于经过PT 工具提取的SDF文件延迟片段信息。另外，在my_std_cell 中的 specify...endspecify block 中定义的延迟路径信息，理论上应该和SDF文件中的延迟标注路径信息和列表数目，完全相等。库中的specify...endspecify 块结构，采用了module-path-delay 的方式，指定延时信息。
后仿真中《SDF反标必懂连载篇》之 timing violation 你读对了？
那么菜的博客
07-02 1598
大家好，今天主要记录和大家分享一下，最近一直在搞的GLS，一点点仿真心得。对于第一次实战门级网表仿真的朋友，肯定内心有一万个疑问不解。其实没有别的办法，向有经验的老师傅请教，是一个不错的渠道。另外，我们要自己上心，有疑问，解决疑问，才能真正的成长。
后仿真中如何针对特定时序问题的UDP原语施加延迟
那么菜的博客
07-14 317
通过前面的学习，我们知道：实际的后仿真可以分为多种。比如： zero delay, unit delay, full timing delay等等。而且，针对上述三种时序仿真，根据实际使用的VCS仿真选项，又可以划分的更细。今天，要提到的是事关三个场合：（3）前仿中的 synthesis model 仿真场合由于这些场合，仿真使用的延迟信息，或者仿真使用的底层 cell lib 仿真模型的选取等原因，会引起在仿真过程中，出现 race condition 的现象。
后仿真中《SDF反标必懂连载篇》之 多个SDF 文件反标疑问
那么菜的博客
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门级网表又分为，pr前和pr后，后端做完布局布线之后的，修改好timing的网表称为带时序的pr网表，pr网表进行仿真时，后端布局布线之后由“QRC”出spef，通过PT生成sdf，sdf文件中会把布局布线过程中器件延时和线延时记录下来，我们需要sdf文件用来告诉仿真工具真正的timing信息，仿真工具改变元件的默认timing。设计经过综合之后会生成门级网表，在门级网表里面包含了时序信息，这时的验证称之为后仿，除了验证功能是否满足，还要验证时序是否有违例的情况。但是PT工具在这里帮了大忙。
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后仿真中《SDF反标必懂连载篇》之可支持的几种时序模型
那么菜的博客
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SDF作为一种标准延时文件，那么它支持的语法和规则，必须与时序模型保持严格一致。SDF提供了许多灵活的语法，供大家使用。
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这篇文章是对sdf3.0协议的理解性翻译，整体内容顺序结构和sdf3.0协议一致，主要是为了协助自己理解后仿真时导入的sdf里的内容。 参考手册： 1.《Standard Delay Format Specification》 Version3.0 2.《Static Timing Analysis for Nanometer Designs:A Practical Approach》，知乎有位博主对《Static Timing Analysis for Nanometer Designs:A Pra
SDF文件【简要说明】
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SDF (Standard Delay Format)，标准延时格式文件，常用延迟反标注。该文件包含了仿真用到的所有 IOPATH，INTERCONNECT的延时。 线延时： (INTERCONNECT fsm_block/U27/Q fsm_block/U41/C (0.002::0.002) (0.002::0.002)) 表示 fsm_block/U27/Q端口到fsm_block/U41/C端口的连线延时最小是0.002，最大是0.002。典型值在sdf中没有说明。因此在Modelsim里反标s
后仿真中《SDF反标必懂连载篇》之 反向提取SDF反标延迟
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我们知道，我们在完成SDF时序反标之后，首先要做的事情：检查sdfannotation 文件。因为，通常以为小事一桩的某个反标路径，可能在后期时序仿真过程中，埋下陷阱。那么，回归主题：有时候，我们在debug 时序采样问题的时候，需要检查某个时序器件的时序反标信息数据。第二步： 执行 report_timing -file U130.timing.rpt tb_top.macinst.U130。今天，整理一下最近工作中遇到的一个问题，及解决问题的办法，仅分享给大家。今天，不妨尝试如下的方法。
后仿中的SDF简介及应用
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在实际的数字电路设计中，掌握SDF文件的产生和内容含义、SDF反标的方法和原理对于确保设计质量和时序正确性非常重要。
在使用VCS进行门级仿真时，如何通过SDF文件实现延迟优化以及有效执行负时序检查？
10-30
当使用VCS（Verilog Compiler Simulator）进行门级仿真时，SDF（Synopsys Design Format）文件发挥着关键作用，它能够帮助设计者模拟实际制造过程中由于工艺、电压、温度等因素导致的延迟变化。为了有效利用SDF文件进行延迟优化和负时序检查，你需要遵循以下步骤： 参考资源链接：[VCS门级仿真最佳实践：延迟分析与优化](https://wenku.csdn.net/doc/4ztz3fpaww) 首先，确保你的仿真环境已经正确配置了VCS，以及你拥有正确格式的SDF文件。SDF文件通常由静态时序分析工具生成，包含了精确的时序信息。 其次，理解SDF文件的结构和语法。SDF文件使用标准的IEEE 1450-1999格式，包含了标准的延迟注释，比如cell、interconnect和port延迟。通过SDF文件，你可以指定门级元件在不同条件下（如工艺角和温度变化）的延迟值。 在VCS仿真中，通过命令行选项引入SDF文件，例如使用-sdf_delay选项来指定延迟注释。这样可以确保仿真器在进行延迟计算时，能够考虑到由SDF文件提供的延迟信息。 在执行仿真后，使用VCS提供的时序检查命令进行负时序检查。例如，使用`-timescale`和`-sdf_anno`选项对时序违规进行分析，并检查是否存在违反设计规则的路径。如果发现负时序问题，可能需要对设计进行调整，比如增加电路缓冲、修改布局或者优化时钟域交叉等策略。 在调试过程中，你可以利用VCS的编译调试工具来定位问题，并对设计进行相应的修改。一旦问题被修正，重新进行仿真和时序分析，直到所有的负时序问题被解决。 最后，为了深入理解SDF文件的应用和时序分析的高级技术，你可以参考《VCS门级仿真最佳实践：延迟分析与优化》这份资料。该资源不仅涵盖了SDF文件语法和编译调试的最佳实践，还包含了如何在VCS仿真中执行延迟优化和负时序检查的策略，为解决当前问题提供了详尽的指导和实用的技巧。 参考资源链接：[VCS门级仿真最佳实践：延迟分析与优化](https://wenku.csdn.net/doc/4ztz3fpaww)
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